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[发明专利]记忆体元件阵列-CN201980006757.2有效
发明人：刘峻志;廖昱程;邱泓瑜;李宜政 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2019-10-25 - 公布日： 2023-08-18 - 主分类号： H10N79/00 文献下载
摘要：一种记忆体元件阵列包含多条位元线、多条字线及多个晶体管。多条字线与位元线交错且电性绝缘；多个晶体管各包含源/漏极及栅极；各晶体管的源/漏极电性连接位元线的其中一者；栅极电性连接字线的其中一者；晶体管的栅极的至少二者具有不同的长度。在测试记忆体元件阵列时，可以取得更多的记忆体元件数据。
记忆体元件阵列

[发明专利]记忆体装置以及运作方法-CN202010417279.9有效
发明人：王建群;徐成宇 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2020-05-18 - 公布日： 2023-08-15 - 主分类号： G06F12/02 文献下载
摘要：一种记忆体装置以及运作方法，运作方法应用于一记忆体装置。记忆体装置包含复数记忆体区块。运作方法包含：通过一处理器利用一第一耗损平均程序对该些记忆体区块执行区块内耗损平均；以及通过处理器利用一第二耗损平均程序对该些记忆体区块执行区块间耗损平均。借此，可更有效地平均各记忆体区块的耗损。
记忆体装置以及运作方法

[发明专利]提高膜厚均匀性的物理气相沉积方法-CN202211417179.1在审
发明人：周成龙;邱宗钰;谷丹;王康康;李淮斌 -专利权人： 江苏时代芯存半导体有限公司;北京时代全芯存储技术股份有限公司
申请日： 2022-11-14 - 公布日： 2023-06-30 - 主分类号： C23C14/35 文献下载
摘要：本发明提供一种提高膜厚均匀性的PVD方法，该方法包括：通气步骤：通过供气装置向腔室中通入氩气；点火步骤：通过直流磁控装置向腔室中的氩气放电，使氩气电离为氩离子，氩离子轰击相变材料靶材，将相变材料靶材中的相变材料的原子轰击出来；沉积步骤：相变材料的原子沉积在晶圆的上表面，形成相变材料薄膜，并且通过供气装置向所述腔室中通入氧气；降温步骤：直流磁控装置停止向腔室中的氩气放电，供气装置停止向腔室中通入氧气，供气装置继续向腔室中通入氩气，从而降低晶圆的温度；以及抽气步骤：供气装置停止向腔室中通入氩气，并且通过抽气装置抽出腔室中的氩气，从而使腔室恢复真空状态。采用本发明的方法，可以提高膜厚均匀性。
提高均匀物理沉积方法

[发明专利]记忆体测试阵列-CN201980006755.3有效
发明人：刘峻志;廖昱程;邱泓瑜;李宜政 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2019-10-25 - 公布日： 2023-06-27 - 主分类号： H10B63/00 文献下载
摘要：一种记忆体测试阵列包含第一记忆体元件阵列、第二记忆体元件阵列以及多个共用导电垫。第一记忆体元件阵列包含多条第一位元线、多条第一字线、多个第一晶体管。多个第一晶体管各包含第一源/漏极及第一栅极。第一晶体管的第一栅极的至少二者具有不同的长度。第二记忆体元件阵列与第一记忆体元件阵列相邻。第二记忆体元件阵列包含多条第二位元线、多条第二字线以及多个第二晶体管。共用导电垫各具有第一端及第二端；第一端电性连接于第一位元线且第二端电性连接于第二位元线，或者第一端电性连接于第一字线且第二端电性连接于第二字线。本揭示内容的记忆体测试阵列可以有效节省记忆体测试晶片的面积。
记忆体测试阵列

[发明专利]提高薄膜致密度一致性的化学气相沉积方法-CN202310280206.3在审
发明人：王康康;邱宗钰;周成龙;谷丹;颜士旭;鲍利波;许元飞 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2023-03-21 - 公布日： 2023-06-23 - 主分类号： C23C16/505 文献下载
摘要：本发明提供一种提高薄膜致密度一致性的CVD方法，属于集成电路制造领域。本发明的方法包括：间距调整步骤：调整第一下电极的位置，从而调整第一上电极和第一下电极之间的间距；预沉积步骤：通过第一加热装置和第二加热装置将第一晶圆和第二晶圆加热至初定温度和沉积温度，然后向腔室中通入反应气体；沉积步骤：继续通过供气装置向腔室中通入反应气体，将第一晶圆和第二晶圆保持在沉积温度，并施加射频电压，使反应气体电离，并沉积在第一晶圆和第二晶圆上，形成薄膜；以及抽气步骤：保持沉积温度，关闭射频电压，停止通入反应气体，抽出剩余气体。通过本发明的方法，可以提高两个沉积单元沉积的薄膜的致密度的一致性，从而提高产品性能。
提高薄膜致密一致性化学沉积方法

[发明专利]相变化记忆体的制造方法与相变化记忆体-CN202010477856.3有效
发明人：林仲汉;朱煜;罗国峰 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2020-05-29 - 公布日： 2023-05-30 - 主分类号： H10N70/20 文献下载
摘要：一种相变化记忆体的制造方法与相变化记忆体，方法包括：形成堆叠结构，其包括：导电层；下电极层，位于导电层上方；上电极层，位于下电极层上方；相变化材料，位于下电极层与上电极层之间；以及选择器材料，位于导电层与下电极层之间；根据第一遮罩蚀刻上电极层，以形成上电极线；根据上电极线蚀刻相变化材料，以形成相变化材料层于上电极线的下方，并暴露出下电极层的一部分，其中相变化材料层具有暴露的侧表面；在蚀刻相变化材料之后，对相变化材料层的侧表面进行氮化处理，以形成氮化的相变化材料层覆盖相变化材料层的侧表面；以及根据相变化材料层及氮化的相变化材料层蚀刻下电极层、选择器材料及导电层，以形成下电极线、选择器材料层及其下方的导线。此方法透过在相变化材料层的暴露表面上形成可保护相变化材料层的氮化的相变化材料层，以避免相变化材料层在后续蚀刻制程中严重受损。
相变记忆体制造方法

[发明专利]二极管结构的制造方法-CN202010484919.8有效
发明人：陈介方;罗国丰;林仲汉;朱煜 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2020-06-01 - 公布日： 2023-05-26 - 主分类号： H01L21/329 文献下载
摘要：一种二极管结构的制造方法，包含形成第一堆叠在基板上的硅层上。形成相对的多个第一侧壁间隔物，沿着且覆盖第一堆叠的两侧壁。选择性蚀刻硅层至第一预定深度，从而形成第二堆叠，剩余的硅层包含硅底板。形成相对的多个第二侧壁间隔物，沿着且覆盖第二堆叠的两侧壁。选择性蚀刻硅底板，从而形成第三堆叠在基板上。以第二侧壁间隔物为罩幕，进行侧向电浆离子植入。所述制造方法可以减少两相邻半导体层之间界面上的缺陷的形成。
二极管结构制造方法

[发明专利]提高特征尺寸均匀性的刻蚀方法-CN202211601348.7在审
发明人：唐磊;邱宗钰;羊卫;王志远 -专利权人： 江苏时代芯存半导体有限公司;北京时代全芯存储技术股份有限公司
申请日： 2022-12-13 - 公布日： 2023-05-16 - 主分类号： H01L21/3065 文献下载
摘要：本发明提供一种提高CD均匀性的刻蚀方法，属于半导体集成电路制造领域。本发明的刻蚀方法包括：半导体组件形成步骤：在半导体衬底上形成第一氮化硅层、相变材料层、氮化钛层、第二氮化硅层和图案化硬掩模层；第二氮化硅刻蚀步骤：利用图案化硬掩模层刻蚀第二氮化硅层，形成图案化第二氮化硅层；硬掩模去除步骤：去除图案化硬掩模层；氮化钛刻蚀步骤：利用图案化第二氮化硅层刻蚀氮化钛层，形成图案化氮化钛层；抽气步骤：通过供气装置向腔体中通入氢气和氩气，并通过抽气装置将腔体中的气体抽出；以及相变材料刻蚀步骤：利用图案化氮化钛层刻蚀相变材料层，形成图案化相变材料层。通过本发明的刻蚀方法，可以提高CD均匀性，从而提高产品良率。
提高特征尺寸均匀刻蚀方法

[发明专利]一种晶圆的膜层膜厚量测方法-CN202211545372.3在审
发明人：黄克仲;黄建伟;濮伟丰;周挺;蒋鹏 -专利权人： 江苏时代芯存半导体有限公司;北京时代全芯存储技术股份有限公司
申请日： 2022-12-05 - 公布日： 2023-04-25 - 主分类号： H01L21/66 文献下载
摘要：本发明提供一种晶圆的膜层膜厚量测方法，属于半导体集成电路制造领域。该方法使用的设备包括：PVD机台、CVD机台、CMP机台、光刻机台、刻蚀机台、检测机台和量测机台，所述量测方法包括：相变材料沉积步骤；光刻对准步骤；对准标记刻蚀步骤；半导体组件形成步骤；第一量测步骤；第二光刻步骤；检测步骤；量测重工步骤：如果存在异常，则量测晶圆与正常的膜层结构的优拟合度；重工判定步骤：如果优拟合度过低，则判定发生异常的原因；第二重工量测步骤：更改膜层结构，然后量测晶圆与更改后的膜层结构的优拟合度。通过本发明的量测方法，可以快速准确地进行晶圆的膜层膜厚量测，并发现导致异常的原因，从而提高产品良率。
一种膜层膜厚量测方法

[发明专利]一种物理气相沉积系统的使用方法-CN202211382935.1在审
发明人：周成龙;邱宗钰;谷丹;王康康;李淮斌 -专利权人： 江苏时代芯存半导体有限公司;北京时代全芯存储技术股份有限公司
申请日： 2022-11-07 - 公布日： 2023-04-11 - 主分类号： C23C14/35 文献下载
摘要：本发明提供一种PVD系统的使用方法，属于半导体集成电路制造领域。本发明的方法包括：通气步骤：通过供气装置向腔室中通入氩气，氩气的流量为10‑200sccm；点火步骤：通过直流磁控装置向腔室中的氩气放电，使氩气电离为氩离子，氩离子轰击相变材料靶材，将相变材料靶材中的相变材料的原子轰击出来；沉积步骤：相变材料的原子沉积在晶圆的上表面，形成相变材料薄膜；降温步骤：直流磁控装置停止向腔室中的氩气放电，供气装置继续向腔室中通入氩气，从而降低晶圆的温度；抽气步骤：供气装置停止向腔室中通入氩气，并且通过抽气装置抽出腔室中的氩气，从而使腔室恢复真空状态。采用本发明的方法可以提高沉积的相变材料薄膜的折射率，改善相变存储器的性能。
一种物理沉积系统使用方法

[发明专利]晶圆缺陷检测方法-CN202211500070.4在审
发明人：黄克仲;黄建伟;周挺;濮伟丰;蒋鹏 -专利权人： 江苏时代芯存半导体有限公司;北京时代全芯存储技术股份有限公司
申请日： 2022-11-28 - 公布日： 2023-03-21 - 主分类号： H01L21/66 文献下载
摘要：本发明提供一种晶圆缺陷检测方法，属于半导体集成电路制造领域。该检测方法包括：第一PVD步骤：在晶圆表面上形成GST薄膜层；曝光步骤：在GST薄膜层上涂一层光刻胶，并对光刻胶进行曝光和显影；第一检测步骤：检测晶圆表面是否存在大颗粒；曝光重工步骤：如果存在大颗粒，则先去除图案化的光刻胶层，然后在相变材料薄膜层上涂一层新光刻胶，再对新光刻胶进行曝光和显影；第二检测步骤：检测晶圆表面的大颗粒数量是否增加；第二PVD步骤：如果未增加，则在测试晶圆表面上形成GST薄膜层；第三检测步骤：检测测试晶圆表面是否存在大颗粒；判定步骤：如果存在，则判定PVD机台的相关腔室存在异常；以及保养步骤：对存在异常的PVD机台的相关腔室进行保养。
缺陷检测方法

[发明专利]一种物理气相沉积方法-CN202211452092.8在审
发明人：谷丹;邱宗钰;周成龙;王康康;李淮斌 -专利权人： 江苏时代芯存半导体有限公司;北京时代全芯存储技术股份有限公司
申请日： 2022-11-21 - 公布日： 2023-03-14 - 主分类号： H10N70/20 文献下载
摘要：本发明提供一种PVD方法，属于集成电路制造领域。该方法包括：水气去除步骤：将晶圆放入第一腔室，用第一腔室的灯泡照射晶圆，从而去除晶圆表面的水气。氧化层清除步骤：将晶圆放入第二腔室，向第二腔室中通入氩气，使氩气电离为氩离子，氩离子轰击晶圆，去除晶圆表面的氧化层。相变材料沉积步骤：将晶圆放入第三腔室，在晶圆的上表面形成相变材料薄膜层。退火步骤：将晶圆放入第四腔室，并向第四腔室通入氮气，对晶圆进行退火处理。钛沉积步骤：将晶圆放入第五腔室，在晶圆的相变材料薄膜层上形成钛薄膜层。氮化钛沉积步骤：将晶圆放入第六腔室，在晶圆的钛薄膜层上形成氮化钛薄膜层。采用本发明的方法，可以提高相变存储器的性能。
一种物理沉积方法

[发明专利]相变化记忆体的制造方法-CN202010479561.X有效
发明人：林仲汉;朱煜;罗国峰 -专利权人：江苏时代全芯存储科技股份有限公司;江苏时代芯存半导体有限公司
申请日： 2020-05-29 - 公布日： 2023-03-14 - 主分类号： H10N70/20 文献下载
摘要：一种相变化记忆体的制造方法，包括：形成堆叠结构，堆叠结构包括：导电层；下电极层，位于导电层上方；上电极层，位于下电极层上方；以及相变化材料，位于下电极层与上电极层之间；根据第一遮罩蚀刻上电极层，以形成上电极线；在同一电浆蚀刻腔室中同时地根据上电极线蚀刻相变化材料及进行一氮化处理，直到形成相变化材料层及氮化的相变化材料层于上电极线的下方，并暴露出下电极层的一部分，其中氮化的相变化材料层覆盖相变化材料层的侧表面；以及移除下电极层的该部分及其下方的导电层，以形成下电极线及其下方的导线。此方法透过在相变化材料层的暴露表面上形成可保护相变化材料层的氮化的相变化材料层，以避免相变化材料层在后续蚀刻制程中严重受损。
相变记忆体制造方法

[发明专利]相变存储器的脉冲设定方法-CN202080099902.9在审
发明人：李宜政;黄仕璋;刘育宏 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司;塞席尔商使命科技控股有限公司
申请日： 2020-11-23 - 公布日： 2022-12-16 - 主分类号： G11C11/56 文献下载
摘要：一种相变存储器的脉冲设定方法，所述相变存储器的相变材料具有非晶态和结晶态，所述相变存储器上述两状态的交替由外加脉冲电流实现，所述脉冲电流的方向交替设置，即从所述结晶态向所述非晶态转换的第一脉冲电流与从所述非晶态向所述结晶态转换的第二脉冲电流互为反向设置。通过利用设定状态与复位状态脉冲电流不同极的方式，缓和相变材料原子迁移的现象，以提高相变存储器的可靠度。由于不同原子具有不同的电子风力和静电力方向，交替变化所述脉冲电流的方向可以进一步避免空洞形成，延长相变存储器的耐久性。
相变存储器脉冲设定方法

[发明专利]测试结构以及测试方法-CN202080099894.8在审
发明人：廖昱程;邱青松;张明丰 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司;塞席尔商使命科技控股有限公司
申请日： 2020-11-23 - 公布日： 2022-12-16 - 主分类号： H01L23/544 文献下载
摘要：一种测试结构以及测试方法。测试结构，包括：一第一电阻(21)；以及与第一电阻(21)电学串联的至少一第二电阻(22)，第二电阻(22)的数目为M×N个，M和N为正整数，所有的第二电阻(22)彼此电学并联。通过设置不同数目的电阻来获得电阻差值，从而精确计算出相变材料和加热器的电阻值。
测试结构以及方法

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