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[发明专利]具有DQS脉冲控制电路系统的存储器以及相关联的系统、装置和方法-CN202210984943.7在审
发明人：金美昭;S·E·史密斯;金始弘 -专利权人：美光科技公司
申请日： 2022-08-17 - 公布日： 2023-05-12 - 主分类号： G11C16/32 文献下载
摘要：本文中公开具有DQS脉冲控制电路系统的存储器以及相关联的系统、装置和方法。在一个实施例中，一种存储器装置包括DQS端子和可操作地耦合到所述DQS端子的电路系统。所述DQS端子被配置成接收包含具有第一宽度的第一脉冲的外部DQS信号。反过来，所述电路系统被配置成至少部分地基于所述第一脉冲而产生第二脉冲并且输出包含所述第二脉冲的内部DQS信号。所述第二脉冲可具有大于所述第一宽度的第二宽度。在一些实施例中，所述外部DQS信号可进一步包含具有大于所述第二宽度的第三宽度的第三脉冲。在此类实施例中，所述电路系统可进一步被配置成至少部分地基于所述第三脉冲而产生且输出具有等同于所述第三宽度的第四宽度的第四脉冲。
具有 dqs 脉冲控制电路系统存储器以及相关装置方法

[发明专利]具有经调谐温度相依性的定时电路-CN202080101461.1在审
发明人： 金始弘;南基浚;黄志琪;J·D·波特 -专利权人：美光科技公司
申请日： 2020-05-29 - 公布日： 2023-02-03 - 主分类号： H03K5/13 文献下载
摘要：一种用于在电子装置中为定时信号提供可调谐温度相依性的系统(100)可包含定时电路(102)和初始设置电路(104)。所述定时电路(102)可包含延迟级(106)和门级(108)。所述延迟级(106)可经配置以接收输入信号且通过将延迟引入到所述输入信号而产生延迟信号。所述门级(108)可经配置以接收所述延迟信号和阈值设置信号，以使用所述延迟信号和逻辑阈值产生输出信号且根据所述阈值设置信号设置所述逻辑阈值的初始值。所述初始设置电路(104)可经配置以允许调谐所述阈值设置信号以用于为时间延迟提供指定温度相依性。
具有调谐温度相依定时电路

[发明专利]执行命令总线训练的装置和方法-CN202110349616.X有效
发明人：金荣勋;金始弘;吴台荣;河庆洙 -专利权人：三星电子株式会社
申请日： 2018-11-21 - 公布日： 2022-05-31 - 主分类号： G11C7/22 文献下载
摘要：公开了执行命令总线训练的装置和方法。执行命令总线训练(CBT)操作的动态随机存取存储器(DRAM)装置包括：时钟端子，接收时钟信号；数据时钟端子，接收数据时钟信号；第一数据端子，接收第一数据信号；多个命令/地址端子，在CBT操作期间接收CBT图案，CBT图案包括多个命令/地址信号；多个第二数据端子，在CBT操作期间与所述多个命令/地址信号一一对应；CBT控制逻辑，在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，当确定第一数据信号的第一逻辑电平时进入CBT模式；在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，通过所述多个第二数据端子输出确定的CBT图案；当确第一数据信号的第二逻辑电平时退出CBT模式。
执行命令总线训练装置方法

[发明专利]控制片内终结器的方法和执行该方法的系统-CN202110219921.7有效
发明人：孙永训;金始弘;李昶教;崔桢焕;河庆洙 -专利权人：三星电子株式会社
申请日： 2018-05-28 - 公布日： 2022-02-25 - 主分类号： G11C7/10 文献下载
摘要：本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。
控制终结方法执行系统

[发明专利]用于存储器装置的基于温度的存取定时-CN202110274551.7在审
发明人： V·王;金始弘;赤松宏;D·维梅尔卡蒂;J·D·波特 -专利权人：美光科技公司
申请日： 2021-03-15 - 公布日： 2021-09-28 - 主分类号： G11C7/04 文献下载
摘要：本申请案是针对用于存储器装置的基于温度的存取定时。在一些存储器装置中，存取存储器单元可与不同地取决于所述存储器装置的温度的不同操作相关联。举例来说，与存取存储器单元相关联的一些操作可取决于所述存储器装置的所述温度而具有较长持续时间，且其它操作具有较短持续时间。根据本文所公开的实例，存储器装置可经配置以用于根据与所述存储器装置的温度成比例的持续时间执行存取操作的一些部分，且根据与所述存储器装置的温度成反比的持续时间执行所述存取操作的其它部分。
用于存储器装置基于温度存取定时

[发明专利]半导体存储器装置和包括半导体存储器装置的存储器系统-CN202110563645.6在审
发明人：金荣勋;金始弘 -专利权人：三星电子株式会社
申请日： 2018-09-14 - 公布日： 2021-09-17 - 主分类号： G11C16/32 文献下载
摘要：一种半导体存储器装置包括存储器磁芯，其执行数据的读取和写入；数据传递和训练块，其连接在第一焊盘与存储器磁芯之间；以及至少一个数据传递、时钟生成和训练块，其连接在至少一个第二焊盘与存储器磁芯之间。在第一训练操作中，所述数据传递和训练块通过所述第一焊盘输出通过所述第一焊盘接收的第一训练数据作为第二训练数据。在第二训练操作中，所述数据传递和训练块中的至少一个通过所述第一焊盘中的至少一个输出通过所述至少一个第二焊盘接收的第三训练数据作为第四训练数据。第二训练数据和第四训练数据与通过至少一个第二焊盘输出的读数据选通信号同步输出。
半导体存储器装置包括系统

[发明专利]半导体存储器装置和包括半导体存储器装置的存储器系统-CN201811073495.5有效
发明人：金荣勋;金始弘 -专利权人：三星电子株式会社
申请日： 2018-09-14 - 公布日： 2021-06-15 - 主分类号： G11C16/32 文献下载
摘要：一种半导体存储器装置包括存储器磁芯，其执行数据的读取和写入；数据传递和训练块，其连接在第一焊盘与存储器磁芯之间；以及至少一个数据传递、时钟生成和训练块，其连接在至少一个第二焊盘与存储器磁芯之间。在第一训练操作中，所述数据传递和训练块通过所述第一焊盘输出通过所述第一焊盘接收的第一训练数据作为第二训练数据。在第二训练操作中，所述数据传递和训练块中的至少一个通过所述第一焊盘中的至少一个输出通过所述至少一个第二焊盘接收的第三训练数据作为第四训练数据。第二训练数据和第四训练数据与通过至少一个第二焊盘输出的读数据选通信号同步输出。
半导体存储器装置包括系统

[发明专利]控制片内终结器的方法和执行该方法的系统-CN201810522583.2有效
发明人：孙永训;金始弘;李昶教;崔桢焕;河庆洙 -专利权人：三星电子株式会社
申请日： 2018-05-28 - 公布日： 2021-06-01 - 主分类号： G11C11/4063 文献下载
摘要：本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。
控制终结方法执行系统

[发明专利]用于支持命令总线训练模式的存储装置及操作其的方法-CN201811390156.X有效
发明人：金荣勋;金始弘;吴台荣;河庆洙 -专利权人：三星电子株式会社
申请日： 2018-11-21 - 公布日： 2021-04-13 - 主分类号： G11C7/22 文献下载
摘要：公开了一种用于支持命令总线训练模式的存储装置及操作其的方法。提供了一种用于支持命令总线训练(CBT)模式的存储装置及操作所述存储装置的方法。存储装置被配置为：响应于第一数据信号的逻辑电平而进入CBT模式或从CBT模式退出，其中，第一数据信号不包括在用于在CBT模式下输出CBT图案的与命令/地址信号一一对应的第二数据信号中。存储装置还被配置为在CBT模式下进行以下操作：根据由与第二数据信号相关联的端子接收的第二参考电压设置代码来改变参考电压值，将命令/地址信号或一对数据时钟信号终结到与存储在模式寄存器中的片上终结(ODT)代码设置相应的电阻值，并且关闭数据信号的ODT。
用于支持命令总线训练模式存储装置操作方法

[发明专利]包括平行布置的焊盘的半导体存储器-CN201811502453.9在审
发明人：孙永训;金始弘;吴台荣;河庆洙 -专利权人：三星电子株式会社
申请日： 2018-12-10 - 公布日： 2019-07-26 - 主分类号： H01L23/488 文献下载
摘要：一种半导体存储器包括：布置在第一方向上的多个第一焊盘；多个第二焊盘，平行于所述多个第一焊盘且在第一方向上布置；多个第三焊盘，布置在垂直于第一方向的第二方向上；以及多个第四焊盘，布置在第二方向上。半导体存储器还包括在第二方向上从所述多个第一焊盘延伸的第一互连线以及在与第二方向相反的方向上从所述多个第二焊盘延伸的第二互连线，第一互连线连接到所述多个第三焊盘，第二互连线连接到所述多个第四焊盘。
焊盘互连线半导体存储器方向相反平行布置延伸平行垂直

[发明专利]半导体芯片封装及其制造方法-CN201110155667.5无效
发明人：吴台荣;朴光一;裴升浚;梁润硕;孙宁洙;金始弘 -专利权人：三星电子株式会社
申请日： 2011-06-10 - 公布日： 2011-12-21 - 主分类号： H01L25/065 文献下载
摘要：一种半导体芯片封装，包括基板、放置在基板上的第一层以及放置在第一层上并基本上类似于第一层的第二层。第一层具有第一输入/输出(I/O)电路、延伸通过第一载体主体并连接至第一输入/输出(I/O)电路的第一贯穿过孔以及与第一I/O电路不连接的第二贯穿过孔。第二层包括第二I/O电路、连接至第二I/O电路的第三贯穿过孔以及延与第二I/O电路不连接的第四贯穿过孔。第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔。可以通过堆叠层，改变第二层相对于第一层的取向以确保第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔，来制造封装。
半导体芯片封装及其制造方法

[发明专利]堆叠半导体存储器件、存储器系统及修复硅通孔缺陷的方法-CN201110141841.0有效
发明人：吴台荣;朴光一;梁润硕;孙宁洙;金始弘;裵升浚 -专利权人：三星电子株式会社
申请日： 2011-05-30 - 公布日： 2011-12-07 - 主分类号： G11C16/06 文献下载
摘要：根据本发明构思的一种堆叠半导体存储器件可以包括：多个存储器芯片，堆叠在处理器芯片之上；多个TSV；以及I/O缓冲器。TSV可以穿过存储器芯片并且连接到处理器芯片。I/O缓冲器可以耦接在全部或部分存储器芯片与TSV之间，并且可以基于TSV的缺陷状态选择性地激活。
堆叠半导体存储器件存储器系统修复硅通孔缺陷方法

[发明专利]高频同步半导体器件中的等待时间控制装置和方法-CN200510103344.6无效
发明人： 金始弘;尹相植 -专利权人：海力士半导体有限公司
申请日： 2005-09-16 - 公布日： 2006-07-05 - 主分类号： G11C11/407 文献下载
摘要：一种用于控制同步半导体器件中的等待时间的装置，包括：第一计数块，计数第一时钟信号的循环以由此产生第一二进制码；第二计数块，计数第二时钟信号的循环以由此产生第二二进制码，其中所述第二时钟信号通过将所述第一时钟信号延迟预定延迟量而获得；以及码比较块，用于响应于命令而存储所述第二二进制码，并比较所述第一二进制码与所述第二二进制码，以由此产生等待时间控制信号。
高频同步半导体器件中的等待时间控制装置方法

[发明专利]同步半导体存储器装置的数据输入单元及数据输入方法-CN200410005218.2无效
发明人：尹荣镇;李承民;金始弘 -专利权人：海力士半导体有限公司
申请日： 2004-02-17 - 公布日： 2004-11-03 - 主分类号： G11C11/407 文献下载
摘要：本发明揭示一种同步半导体存储器装置的数据输入单元，其包括：用于在一欲输入的数据选通信号DQS的上升边沿和下降边沿产生一上升边沿信号和一下降边沿信号的部件；用于每当产生两个下降边沿信号时产生一第一下降边沿信号的部件；一数据转换部件，用于将输入数据分配成四个数据，并且响应该上升边沿信号及该下降边沿信号，锁存这些四个分配的数据，并且接着响应该第二下降边沿信号再次锁存该第四个分配的数据；以及一全局输入/输出信号发生器，用于响应一选通时钟脉冲，将数据从该数据转换部件传输至一全局输入/输出线。
同步半导体存储器装置数据输入单元方法

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