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[发明专利]功率管理机制和具有所述功率管理机制的存储器件-CN202180001131.X有效
发明人：宋大植 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-31 - 公布日： 2023-10-27 - 主分类号： G11C11/4074 文献下载
摘要：一种用于具有存储管芯的存储器件的方法包括：在存储管芯中执行阵列操作的高功率部分，在存储管芯中结束高功率部分，在结束高功率部分之后生成寄存器信号，以及响应于获得寄存器信号，在存储管芯中开始一个或多个输入/输出(I/O)操作。
功率管理机制有所存储器件

[发明专利]一种铁电存储器的控制方法以及相关装置-CN202210333051.0在审
发明人：刘晓真;卜思童;方亦陈;谭万良;吕杭炳;许俊豪 -专利权人：华为技术有限公司
申请日： 2022-03-31 - 公布日： 2023-10-24 - 主分类号： G11C11/4074 文献下载
摘要：本申请实施例提供了一种铁电存储器的控制方法以及相关装置，用于使得铁电存储器在写入与读取操作过程中稳定的进入铁电器件的部分翻转，从而提升铁电器件的耐久性能，同时可以有效地平衡铁电材料的正负应力平衡，从而减轻印迹效应。其具体操作如下：该铁电存储器的控制装置在写入操作的第一时间段内，将预充线的电压设置为第一电压并将浮栅的电压预充至第二电压，其中，该第一电压大于该第二电压，该第一电压减去该第二电压的差值用于导通该预充线上的晶体管；在该写入操作的第二时间段内，将该预充线的电压设置为0，并设置选中字线的电压为第三电压，该第三电压与该第二电压用于写入待写入数据。
一种存储器控制方法以及相关装置

[发明专利]动态随机存取存储器和模组设备-CN202310939912.4在审
发明人：李涛;李森;付妮 -专利权人：西安紫光国芯半导体股份有限公司
申请日： 2023-07-28 - 公布日： 2023-10-24 - 主分类号： G11C11/4076 文献下载
摘要：本公开提供了一种动态随机存取存储器和模组设备，其中存储器包括存储阵列和缓冲延时模组，所述缓冲延时模组连接在存储器控制器和所述存储阵列之间；所述缓冲延时模组被配置为：基于所述存储器控制器输出的第一操作命令序列，向所述存储阵列输出第二操作命令序列；其中，所述第一操作命令序列的时序与存储协议规定的设定命令时序不同，所述第二操作命令序列的时序与所述设定命令时序相同。该存储器能够在操作命令时序不断压缩的情况下，仍然能够正常地进行数据的读取、写入和保持。
动态随机存取存储器模组设备

[发明专利]一种铁电存储阵列、铁电存储器以及其操作方法-CN202210355106.8在审
发明人：贾秀峰;李昊;张敏;张恒;许俊豪 -专利权人：华为技术有限公司
申请日： 2022-03-31 - 公布日： 2023-10-24 - 主分类号： G11C11/4074 文献下载
摘要：本申请提供了一种铁电存储阵列、铁电存储器以及其操作方法，用于减少SL数量，从而节省了版图面积和LBL上的寄生电容。该铁电存储阵列包括1T1C结构和gain cell；gain cell包括第一晶体管、第二晶体管和第三晶体管，1T1C结构包括第四晶体管和第一电容；第四晶体管的栅极与字线相连，其源漏极的第一端与第一电容的第一端相连，另一端通过区域位线与第三晶体管的栅极以及第一晶体管的源漏极的第三端相连，第一电容的第二端与板线相连；第一晶体管和第二晶体管的栅级与控制线相连，第一晶体管的源漏极的第四端和第二晶体管的源漏极的第五端通过全局位线相连，第二晶体管的源漏极的第六端与第三晶体管的源漏极的第七端相连，第三晶体管的源漏极的第八端与源线相连。
一种存储阵列存储器及其操作方法

[发明专利]一种存储器及补偿方法-CN202311170360.1在审
发明人：方原;陈敦仁;吕震宇;程晓恬 -专利权人：温州核芯智存科技有限公司
申请日： 2023-09-12 - 公布日： 2023-10-20 - 主分类号： G11C11/4074 文献下载
摘要：本发明公开了一种存储器及补偿方法，涉及半导体技术领域。本发明包括补偿单元，包括控制模块，以及与所述控制模块连接的补偿模块，所述控制模块包括带有转换开关的灵敏放大器，所述补偿模块接入线性稳压器电源提供的补偿电压。本发明的有益效果：本方案在每个控制模块里面增加一个或者两个NMOS管器件的基础上可以同时解决电荷泵抬升漏电的问题以及存储器位线选择器TDDB使用寿命的问题，从而得以解决铁电存储器小尺寸的CMOS工艺兼容的问题，在不用增加特殊工艺的情况下存储器的性能还得以保证。
一种存储器补偿方法

[发明专利]基于NOR Flash的距离计算装置及方法-CN202011644923.2有效
发明人：金西;吴奇哲;陶临风 -专利权人：中国科学技术大学
申请日： 2020-12-31 - 公布日： 2023-10-20 - 主分类号： G11C11/4074 文献下载
摘要：一种基于NOR Flash的距离计算装置及方法，装置包括：基于NOR Flash的浮栅场效应晶体管，其上设有源极、漏极，控制栅极及浮置栅极。浮置栅极用于捕获电子并存储，通过改变浮置栅极中存储电子的数量以改变浮栅场效应晶体管的阈值电压；源极、漏极，控制栅极用于被施加不同的栅源电压及漏源电压以使浮栅场效应晶体管输出特性位于线性区或饱和区，通过测量线性区或饱和区对应的浮栅场效应晶体管的输出特性，以计算距离。浮栅场效应晶体管的控制栅极和浮置栅极配置有对应的偏置电压计算单元，偏置电压计算单元用于对栅源电压和/或阈值电压取偏置电压。该装置及方法可实现任意操作数的距离计算，且计算结构简单，功耗低及并行度高。
基于 nor flash 距离计算装置方法

[发明专利]存储器的写操作控制电路，控制方法及存储器-CN201810369114.1有效
发明人：请求不公布姓名 -专利权人：长鑫存储技术有限公司
申请日： 2018-04-23 - 公布日： 2023-10-20 - 主分类号： G11C11/4076 文献下载
摘要：本发明实施例公开了一种存储器的写操作控制电路，控制方法及存储器。写操作控制电路，包括：控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。同步动态随机存储器包括上述写控制电路。本发明对列地址写入延迟电路的时序控制逻辑较为简单。
存储器操作控制电路控制方法

[发明专利]ZQ校准电路的驱动电路及驱动方法-CN201810524122.9有效
发明人：请求不公布姓名 -专利权人：长鑫存储技术有限公司
申请日： 2018-05-28 - 公布日： 2023-10-20 - 主分类号： G11C11/4078 文献下载
摘要：本发明实施例公开了一种ZQ校准电路的驱动电路及驱动方法，ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，包括：参考上拉电阻单元，与参考电阻在第一节点连接以向第一节点提供电压，用于确定参考上拉校准码；第一上拉电阻单元，与电源电压连接，第一上拉电阻单元接收参考上拉校准码，以确定第一上拉电阻单元的电阻；以及第一下拉电阻单元，接地，与第一上拉电阻单元在第二节点连接，以向第二节点提供电压，第一下拉电阻单元用于根据第一上拉电阻单元的电阻确定第一下拉校准码；第一上拉电阻单元和第一下拉电阻单元构成ZQ驱动模块，ZQ驱动模块与DQ端的驱动电路的布局相同，参考上拉电阻单元与第一上拉电阻单元的布局相同。
zq 校准电路驱动方法

[发明专利]用于控制异构时钟信号延迟模式的存储系统、操作该存储系统的方法以及存储控制器-CN202310355758.6在审
发明人：吴台荣 -专利权人：三星电子株式会社
申请日： 2023-04-04 - 公布日： 2023-10-17 - 主分类号： G11C11/4076 文献下载
摘要：一种存储系统，该存储系统控制多个时钟信号的延迟并输出读取数据和写入数据中的至少一种，该存储系统包括：存储控制器，被配置为从主机接收数据输出命令，生成用于输出数据的多个时钟信号，并控制多个时钟信号的延迟；以及输出单元，被配置为基于具有受控延迟的时钟信号来输出数据。
用于控制时钟信号延迟模式存储系统操作方法以及存储控制器

[发明专利]控制电路以及半导体存储器-CN202210306176.4在审
发明人：范玉鹏 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-25 - 公布日： 2023-10-03 - 主分类号： G11C11/4074 文献下载
摘要：本公开实施例提供了一种控制电路以及半导体存储器，该控制电路包括偏置模块，偏置模块用于向功能模块提供偏置电流；偏置模块包括第一偏置模块和第二偏置模块，第一偏置模块用于提供第一偏置电流，第二偏置模块用于提供第二偏置电流；其中，第一偏置电流小于第二偏置电流，第一偏置模块用于在上电后处于常开状态，第二偏置模块用于接收偏置使能信号并基于偏置使能信号提供第二偏置电流。这样，该控制电路不仅可以保证偏置模块的稳定时间，而且还可以达到节省功耗的目的。
控制电路以及半导体存储器

[发明专利]控制电路以及半导体存储器-CN202210307197.8在审
发明人：范玉鹏 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-25 - 公布日： 2023-10-03 - 主分类号： G11C11/4074 文献下载
摘要：本公开实施例提供了一种控制电路以及半导体存储器，该控制电路包括偏置切换电路和第一逻辑门电路；其中，第一逻辑门电路，由至少一个目标晶体管构成，目标晶体管的衬底与偏置切换电路的输出端连接，第一逻辑门电路具有第一速度模式和第二速度模式，第一速度模式的传输速度低于第二速度模式的传输速度；偏置切换电路，用于接收目标信号，若目标信号处于使能状态，则输出目标偏置电压，以增大目标晶体管的阈值电压，目标信号的使能状态表征第一逻辑门电路处于第一速度模式。这样，在保证半导体性能满足需求的情况下，该控制电路可以降低源极与漏极之间的漏电流，达到节省功耗的目的。
控制电路以及半导体存储器

[发明专利]读取和/或写入存储器操作期间的选择性时钟调整-CN201911299396.3有效
发明人：安迪·旺坤·陈;拉胡尔·马图拉;西里尔·尼古拉·德雷;扬·萨拉赞;朱利安·文森特·普瓦特拉;扬尼斯·雅拉米翁-格里韦;普若内·普拉巴特;詹姆斯·爱德华·迈尔斯;格雷厄姆·彼得·奈特;乔纳斯·斯维达斯 -专利权人： ARM有限公司
申请日： 2019-12-16 - 公布日： 2023-10-03 - 主分类号： G11C11/4076 文献下载
摘要：简而言之，要求保护的主题的实施例涉及调整(例如，扩展)时钟信号以允许完成对第一存储器类型的写入操作和/或允许完成对第二存储器类型的读取操作，其中第一存储器类型和第二存储器类型彼此不相同。在某些实施例中，第一存储器类型可以包括磁性随机存取存储器(MRAM)单元阵列，并且第二存储器类型可以包括静态随机存取存储器(SRAM)单元阵列。
读取写入存储器操作期间选择性时钟调整

[发明专利]一种DDR存储器采样校准方法及DDR存储器-CN202310963996.5有效
发明人：石志垚;孙浩涛;贾弘翊;韦嶔;张红荣 -专利权人：成都智多晶科技有限公司
申请日： 2023-08-02 - 公布日： 2023-10-03 - 主分类号： G11C11/4076 文献下载
摘要：本发明公开了一种DDR存储器采样校准方法及DDR存储器，该方法包括：初始化readclksel；B、接收读数据和第一采样时钟，根据readclksel暂定第一采样时钟的有效区间；对该区间内第一采样时钟的上下边沿数进行检测；若上下边沿数错误，判断readclksel是否已遍历完；若未完，调整readclksel后返回B；否则执行F；E、若上下边沿数正确，记录readclksel并判断readclksel是否已遍历完；若未完，调整readclksel后返回B，否则执行F；F、根据所记录的readclksel确定最终有效区间，并依此生成第二采样时钟进行采样。本发明可提高DDR存储器的采样精度。
一种 ddr 存储器采样校准方法

[发明专利]电子设备及其驱动方法-CN202210266447.8在审
发明人：池性洙 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-17 - 公布日： 2023-09-22 - 主分类号： G11C11/4074 文献下载
摘要：本公开涉及存储技术领域，提供一种电子设备及其驱动方法，该电子设备包括：灵敏放大器、电压调节电路。灵敏放大器包括：第一P型晶体管、第二P型晶体管、第一N型晶体管、第二N型晶体管、控制电路，控制电路连接第三节点、第四节点、预设电压端、第一控制信号端，用于响应于第一控制信号端的信号以连接预设电压端和第三节点、第四节点；电压调节电路连接预设电压端、调节信号端，用于根据调节信号端的调节信号向预设电压端输入预设电压信号。该电子设备可以通过电压调节电路向灵敏放大器写入合适大小的预设电压信号，以使灵敏放大器在偏移消除阶段位线和互补位线具有适当的电压差。
电子设备及其驱动方法

[发明专利]双参考电压产生器、均衡电路及存储器-CN202011017186.3有效
发明人：张志强 -专利权人：长鑫存储技术有限公司
申请日： 2020-09-24 - 公布日： 2023-09-15 - 主分类号： G11C11/4074 文献下载
摘要：本申请提供一种双参考电压产生器、均衡电路及存储器，该双参考电压产生器接收原始编码、第一编码以及第二编码，并根据接收到的原始编码和第一编码，产生第一参考电压，根据接收到的原始编码和第二编码，产生第二参考电压；其中，第一参考电压不同于第二参考电压。即本申请所提供的双参考电压产生器可以根据原始编码、第一编码以及第二编码输出两种不同的参考电压，能够更好的满足均衡处理过程对不同参考电压的需求，提升均衡电路的均衡处理效果；另外，通过对上述原始编码、第一编码以及第二编码的值进行预配置，可以使上述均衡电路的接收数据对应眼图中的电压裕度与时序裕度均处于最大值，还能够提高接收数据信号的质量。
参考电压产生器均衡电路存储器

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