专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]异常设备的确定方法、装置、设备及介质-CN202210408090.2在审
  • 王君诚;贾红 - 中国移动通信集团安徽有限公司;中国移动通信集团有限公司
  • 2022-04-19 - 2023-10-27 - H04W24/04
  • 本申请实施例提供一种异常设备的确定方法、装置、设备及介质,包括:在用户终端向主叫设备发送呼叫请求的情况下,获取用户终端在呼叫过程中所涉及到与EPS回落流程有关的多个第一信令,以及用于标记多个第一信令的时间戳;按照预设回落阶段,将多个第一信令划分为至少一个信令分组,信令分组包括至少两个第一信令;根据至少一个信令分组所包括的至少两个第一指令,以及至少两个第一信令分别对应的时间戳,计算至少一个信令分组中每一信令分组的分段时延数据;在分段时延数据大于预设阈值的情况下,确定与分段时延数据对应的至少一个设备,至少一个设备中包括异常设备。本申请实施例,可以快速定位导致用户呼叫时延较高的异常设备。
  • 异常设备确定方法装置介质
  • [发明专利]一种集成于FPGA的动态多启动电路与FPGA-CN202110267498.8有效
  • 蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 - 厦门智多晶科技有限公司
  • 2021-03-11 - 2023-10-27 - G11C16/08
  • 本发明涉及一种集成于FPGA的动态多启动电路与FPGA,该电路包括:接收模块、重配置触发模块、地址选择模块以及重配置模块,其中,接收模块,用于接收编码数据;重配置触发模块,用于对编码数据进行译码,得到译码数据,并判断译码数据是否与预设的重配置特征码匹配,若匹配则触发重配置,并根据匹配的重配置特征码选取对应的重配置模式;地址选择模块,用于读取地址选择控制字,并根据地址选择控制字选择相应模式的启动地址;重配置模块,用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路,通过四组编码启动用户重配置,相比于使用指令集方式更为简便易用。
  • 一种集成fpga动态启动电路
  • [实用新型]一种便于更换的标志牌立杆-CN202321384145.7有效
  • 贾红 - 安徽鸿圣通交通设施有限公司
  • 2023-06-02 - 2023-10-27 - E01F9/608
  • 本实用新型提供一种便于更换的标志牌立杆。所述便于更换的标志牌立杆包括主杆以及固定安装在所述主杆顶端的安装板;两个通槽,两个所述通槽均开设在所述安装板上;多个定位块,多个所述定位块均固定安装在所述安装板的底部;两个螺杆,两个所述螺杆分别设置在两个所述通槽的下方;两个夹板,两个所述夹板分别设置在两个所述通槽内;标志牌,所述标志牌设置在两个所述夹板上;卡板,所述卡板设置在所述标志牌的顶部;横夹机构,所述横夹机构设置在所述安装板上;竖夹机构,所述竖夹机构设置在所述安装板上。本实用新型提供的便于更换的标志牌立杆具有拆装便捷、抗风性较好、适用标志牌规格较多、稳定性较高的优点。
  • 一种便于更换标志牌立杆
  • [发明专利]一种电源完整性PDN目标阻抗获取方法-CN202310823537.7有效
  • 李宝云;贾红;韦嶔;张红荣 - 西安智多晶微电子有限公司
  • 2023-07-06 - 2023-10-13 - G01R27/02
  • 本发明涉及一种电源完整性PDN目标阻抗获取方法,包括:对被测件的待测PDN的负载端串联采样电阻;将被测件放置在预设的多种测试场景中,采集在不同测试场景中,在预设的运行时间内被测件运行时对应的采样电阻的电压值,得到多种测试场景对应的采集电压数据;对多种测试场景对应的采集电压数据进行频域分析,提取得到频域中交流分量对应的频点的最大幅度值;根据频点的最大幅度值、采样电阻的阻值以及待测PDN的允许浮动值,计算得到频点的阻抗;根据频点的阻抗得到待测PDN的目标阻抗曲线。本发明的电源完整性PDN目标阻抗获取方法,通过实际测试数据结合理论算法分析更精确的提取了被测件在实际应用场景中的PDN目标阻抗值。
  • 一种电源完整性pdn目标阻抗获取方法
  • [实用新型]一种石墨硬毡挡板-CN202321256205.7有效
  • 贾红;陈烨茜;张培培 - 盐城市盐海石墨有限公司
  • 2023-05-23 - 2023-09-22 - F16L59/02
  • 本实用新型涉及一种石墨硬毡挡板,属于石墨硬毡技术领域。包括挡板本体和用于所述挡板本体连接的多个内密封体,以及安装在所述内密封体上的外压板,所述外压板呈T型结构,所述外压板包括第一压板以及位于所述第一压板上的凸台。本实用新型的有益之处是:挡板本体之间会有缝隙,然后将内密封体的第一支撑板粘在挡板本体上,再将第二支撑板塞入到缝隙之中,然后将外压板的凸台插入到内密封体中,并将外压板粘贴到内密封体上,从而通过内密封体和外压板将挡板本体之间的缝隙填满,并将挡板本体连接到一起,解决了传统的挡板本体之间有缝隙而导致密封性较差,从而易于散失热量和保温隔热效果较差的问题,本实用新型结构新颖,操作方便。
  • 一种石墨挡板
  • [发明专利]一种FPGA动态局部重配置方法-CN202310818289.7有效
  • 彭利泽;付邵东;贾红;韦嶔;张红荣 - 西安智多晶微电子有限公司
  • 2023-07-05 - 2023-09-15 - G06F15/78
  • 本发明公开了一种FPGA动态局部重配置方法,包括:获取静态功能文件和预期功能文件;根据静态功能文件和预期功能文件,通过划分软件在FPGA上划分出静态区域、具有第一复位引脚的第一动态区域和具有第二复位引脚的第二动态区域,得到第一动态区域的第一比特数据文件和第二动态区域的第二比特数据文件,第一比特数据文件和第二比特数据文件均包含静态区域的比特数据文件;根据第一比特数据文件和第二比特数据文件,确定基础比特数据文件和局部重配置比特数据文件;通过FPGA的配置接口将基础比特数据文件和局部重配置比特数据文件加载至FPGA,根据连接至外部控制设备的第一复位引脚和第二复位引脚,以及FPGA的Nconfig引脚,对FPGA进行静态功能和不同动态功能的配置。
  • 一种fpga动态局部配置方法
  • [发明专利]一种在FPGA片内实现MIPI接口的方法及电子设备-CN202310613583.4在审
  • 王磊;贾红;韦嶔;张红荣 - 济南智多晶微电子有限公司
  • 2023-05-25 - 2023-08-22 - G06F13/38
  • 本发明公开了一种在FPGA片内实现MIPI接口的方法,包括:关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口,并使能FPGA的内置电阻网络,以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号;关断FPGA的LVCMOS差分接口、关断内置电阻网络,并使能两路LVCMOS12输出接口,以利用两个管脚输出符合MIPI低速传输模式的低速信号;内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位,形成高速差分信号;内置电阻网络连接两个管脚,以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。
  • 一种fpga实现mipi接口方法电子设备
  • [发明专利]一种基于中继电路的FPGA SRAM配置电路架构及FPGA-CN202210198020.9有效
  • 蔡旭伟;王黎明;韦嶔;程显志;贾红 - 厦门智多晶科技有限公司
  • 2022-03-01 - 2023-08-18 - G11C7/12
  • 本发明提供的一种基于中继电路的FPGA SRAM配置电路架构及FPGA,包括字线控制电路、字线驱动电路、位线控制电路以及位线驱动电路,位线驱动电路将驱动的SRAM阵列分割,减小了每一段驱动电路的负载,形成多个SRAM阵列区域,通过位线控制电路以及字线控制电路相互配合以实现每个SRAM阵列区域的位线由两侧的位线驱动电路共同驱动,同时对于一段分割后的位线而言,它由两侧的驱动电路共同驱动,相较于现有技术的单侧驱动,驱动能力更强。因此本发明可以有效提升SRAM阵列写入成功率,提高产品可靠性;同时在SRAM阵列扩大后,容易直接复用扩展,无需再考虑驱动能力问题,可以节约设计验证成本。
  • 一种基于中继电路fpgasram配置架构
  • [发明专利]用于实现MIPI输出接口的FPGA接口电路及方法、数据传输系统-CN202310639303.7在审
  • 王磊;贾红;韦嶔;张红荣 - 无锡智多晶微电子有限公司
  • 2023-05-31 - 2023-08-08 - G06F13/40
  • 本发明公开了一种用于实现MIPI输出接口的FPGA接口电路及方法、数据传输系统,该接口电路包括:FPGA、两个分压电阻单元、两个第一下拉电阻单元和两个第二下拉电阻单元;一个分压电阻单元的一端连接FPGA的第一I/O接口,另一端连接FPGA的第三I/O接口对应的第一管脚,一个第一下拉电阻单元和一个第二下拉电阻单元的一端均连接第一管脚,另一端均连接地端;另一个分压电阻单元的一端连接FPGA的第二I/O接口,另一端连接FPGA的第四I/O接口对应的第二管脚,另一个第一下拉电阻单元和另一个第二下拉电阻单元的一端均连接第二管脚,另一端均连接地端;通过将第一I/O接口和第二I/O接口配置为lvcmosd差分输出接口或均配置为单端lvcmos输出接口时,输出符合MIPI高速或低速模式的信号。
  • 用于实现mipi输出接口fpga电路方法数据传输系统

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