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[发明专利]温度控制系统、温度控制方法和航空器-CN202310204699.2在审
发明人：江藤正;北章徳;星野伸二;细野浩司 -专利权人：本田技研工业株式会社
申请日： 2023-03-06 - 公布日： 2023-09-26 - 主分类号： H01M10/633 文献下载
摘要：本发明涉及温度控制系统、温度控制方法及航空器，课题在于在失去外部电源的情况下控制电池的温度。在使用由发动机产生的电力或充电至电池的电力来飞行的航空器中，温度控制系统具备：电池，蓄积用于起动发动机并用于飞行的电力；调温装置，至少分别通过充电至电池的电力和来自外部电源的供电对电池进行加温或冷却；以及控制部，检测有无来自外部电源的供电，在有来自外部电源的供电的情况下，控制调温装置以利用来自外部电源的供电对电池进行加温或冷却，在没有来自外部电源的供电的情况下，控制调温装置利用电池的充电对电池进行加温或冷却。即使在失去来自外部电源的供电的情况下，也能够维持发动机可起动且可飞行的电池的温度和充电状态。
温度控制系统控制方法航空器

[发明专利]半导体存储装置-CN201710701389.6有效
发明人：中川知己;细野浩司 -专利权人：铠侠股份有限公司
申请日： 2017-08-16 - 公布日： 2022-03-08 - 主分类号： G11C16/10 文献下载
摘要：本发明的实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备控制电路，所述控制电路是在对存储单元写入数据的情况下，进行对字线施加第1电压的第1编程，进行对字线施加比第1电压低的第2电压的第1编程验证，进行对字线施加比第1电压低且比第2电压高的第3电压的第2验证，在进行第1及第2验证之后，调整对位线施加的电压，进行第1编程、第1及第2验证，当完成第2验证时，进行对字线施加比第1电压高的第4电压的第2编程，当完成第2编程时，进行对字线施加比第4电压高的第5电压的第3编程。
半导体存储装置

[发明专利]半导体存储装置-CN202011145642.2在审
发明人：前嶋洋;细野浩司;安福正;柴田升 -专利权人：东芝存储器株式会社
申请日： 2016-07-22 - 公布日： 2021-01-22 - 主分类号： G11C16/10 文献下载
摘要：本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
半导体存储装置

[发明专利]半导体存储装置-CN201610585515.1有效
发明人：前嶋洋;细野浩司;安福正;柴田升 -专利权人：东芝存储器株式会社
申请日： 2016-07-22 - 公布日： 2020-11-13 - 主分类号： G11C16/10 文献下载
摘要：本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
半导体存储装置

[发明专利]半导体存储装置-CN201510101093.1有效
发明人：白川政信;二山拓也;细野浩司 -专利权人：东芝存储器株式会社
申请日： 2015-03-06 - 公布日： 2019-12-10 - 主分类号： G11C16/06 文献下载
摘要：实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。
字线存储单元施加电压变动半导体存储装置读出数据

[发明专利]非易失性半导体存储装置-CN201410490067.8有效
发明人： 细野浩司 -专利权人：东芝存储器株式会社
申请日： 2014-09-23 - 公布日： 2019-02-01 - 主分类号： G11C16/24 文献下载
摘要：本发明提供一种使动作可靠性提高的非易失性半导体存储装置。实施方式的该装置包括：存储单元阵列、电压产生电路以及控制电路；其中若至少第1数量个存储单元在选择存储单元和半导体基板之间，电压产生电路供应写入电压到选择存储单元，供应低于写入电压的第1电压到与选择存储单元相邻的非选择存储单元，且供应低于第1电压的第2电压到与选择存储单元隔开一个非选择存储单元的非选择存储单元；若少于第2数量个存储单元在选择存储单元和半导体基板之间，电压产生电路供应写入电压到选择存储单元且供应第1电压到与选择存储单元相邻的非选择存储单元，但不供应第2电压到与选择存储单元隔开一个非选择存储单元的非选择存储单元。
非易失性半导体存储装置

[发明专利]半导体集成电路-CN201410339871.6有效
发明人：中村宽;今宫贤一;山村俊雄;细野浩司;河合矿一 -专利权人：东芝存储器株式会社
申请日： 2002-12-19 - 公布日： 2018-08-07 - 主分类号： G11C16/10 文献下载
摘要：本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
半导体集成电路

[发明专利]半导体集成电路-CN201410341295.9有效
发明人：中村宽;今宫贤一;山村俊雄;细野浩司;河合矿一 -专利权人：东芝存储器株式会社
申请日： 2002-12-19 - 公布日： 2018-07-24 - 主分类号： G11C16/10 文献下载
摘要：本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
半导体集成电路

[发明专利]半导体集成电路-CN201410339870.1有效
发明人：中村宽;今宫贤一;山村俊雄;细野浩司;河合矿一 -专利权人：东芝存储器株式会社
申请日： 2002-12-19 - 公布日： 2018-07-03 - 主分类号： G11C16/10 文献下载
摘要：本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
半导体集成电路动作结束失败结果数据写入动作数据写入顺序并行执行时间缩短输入动作写入数据单元型后把芯片成功输出

[发明专利]非易失性半导体存储装置-CN201310346957.7有效
发明人： 细野浩司;常盘直哉 -专利权人：株式会社东芝
申请日： 2013-08-09 - 公布日： 2017-06-23 - 主分类号： G11C16/34 文献下载
摘要：本发明提供在存储串内具有多个子块，即使在子块部分地被擦除了的情况下也可以防止相邻子块的存储单元的阈值电压分布的幅度扩大的非易失性半导体存储装置。存储单元阵列11具有包含与字线连接的多个存储单元的多个存储串，上述多个存储串分为多个子块，能够按每子块擦除数据。控制部15在数据的写入时，在非选择的子块被写入的情况下与未被写入的情况下，改变对所选择的子块所包含的选择字线供给的校验电平。
非易失性半导体存储装置

[发明专利]半导体存储装置-CN201610081263.9无效
发明人： 细野浩司 -专利权人：株式会社东芝
申请日： 2016-02-05 - 公布日： 2016-08-24 - 主分类号： G11C16/10 文献下载
摘要：本发明的实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：第一、第二存储元；第一字线，其连接在第一、第二存储元的栅极；第一位线，其电性连接在第一存储元的一端；及第二位线，其电性连接在第二存储元的一端。写入动作包含对第一字线施加写入电压的第一动作、在第一动作之后对第一字线施加较写入电压低的第一电压的第二动作、及在第二动作之后对第一字线施加验证电压的第三动作。在第一存储元的阈值电压低于第一阈值且第二存储元的阈值电压为第一阈值以上时，在第二动作中对第一位线施加第二电压，且对第二位线施加较第二电压低的第三电压。
半导体存储装置

[发明专利]非易失性半导体存储装置-CN201410452812.X在审
发明人： 细野浩司 -专利权人：株式会社东芝
申请日： 2014-09-05 - 公布日： 2015-09-16 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种可减少写入干扰的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括：存储单元阵列，其内含多个存储串(MS)，这些存储串内包含存储单元(MC)、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体(SC)、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管(BG)是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及控制部，其在向所述第1选择晶体管(ST1)执行写入动作前，将对所述存储单元施加写入电压。
非易失性半导体存储装置

[发明专利]半导体存储装置-CN201410046771.4在审
发明人： 细野浩司 -专利权人：株式会社东芝
申请日： 2014-02-10 - 公布日： 2014-09-03 - 主分类号： G11C16/06 文献下载
摘要：本发明提供能正常工作的半导体存储装置。半导体存储装置包括串联连接的存储器单元晶体管列。第一选择晶体管连接于存储器单元晶体管列的第一端与源线及位线中的一个之间。第一线有选择地与第一选择晶体管的栅电极连接、与驱动器连接，或与供给非选择电压的第一节点连接，或者浮置。
半导体存储装置

[发明专利]非易失性半导体存储装置-CN201310345442.5有效
发明人： 细野浩司;车野敏文 -专利权人：株式会社东芝
申请日： 2013-08-09 - 公布日： 2014-05-21 - 主分类号： G11C16/08 文献下载
摘要：本发明提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压（电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压（VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。
非易失性半导体存储装置

[发明专利]非易失性半导体存储器件-CN201180045706.4无效
发明人： 细野浩司 -专利权人：株式会社东芝
申请日： 2011-09-22 - 公布日： 2013-05-22 - 主分类号： G11C16/02 文献下载
摘要：本发明涉及一种非易失性半导体存储器件。控制电路给存储元件提供了至少部分为负的阈值电压分布，从而擦除存储元件的所保持的数据，并给存储元件提供多个电平的正阈值电压分布，从而对存储元件编程数据的多个电平。控制电路在对存储元件执行编程操作时，执行第一编程操作并执行第二编程操作，该第一编程操作给作为经过编程的存储元件的第一存储元件提供多个电平的正阈值电压分布，该第二编程操作给与第一存储元件相邻的第二存储元件提供正阈值电压分布，而不管（不顾）要编程到第二存储元件的数据是否（已经）存在于第二存储元件中。
非易失性半导体存储器件

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