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[发明专利]用于减少半导体装置中存取装置亚阈值泄漏的设备和方法-CN202010778885.3在审
发明人： B·H·拉姆;S·M·希尔德;K·L·马约尔;T·马利 -专利权人：美光科技公司
申请日： 2020-08-05 - 公布日： 2021-02-23 - 主分类号： G11C11/408 文献下载
摘要：本申请涉及用于减少半导体装置中存取装置亚阈值泄漏的设备和方法。在一些实例中，非作用字线电压控制IWVC电路可以被配置成在激活多个存储体中的一个存储体之后的某一持续时间之后向与所述存储体相关联的相应子字驱动器提供非作用电势(从默认关断状态字线电压VNWL到低于所述默认VNWL的减小电压VNWL)。所述IWVC电路还可以被配置成响应于对所述存储体进行预充电而向相应子字驱动器提供所述默认VNWL。所述IWVC电路可以包含复用器，所述复用器耦合到所述子字驱动器并且被配置成响应于VNWL控制信号而向所述相应子字驱动器提供所述默认VNWL或所述减小电压VNWL。所述IWVC电路还可以包含时间控制电路，所述时间控制电路被配置成响应于时钟信号和时间控制信号而提供所述VNWL控制信号。
用于减少半导体装置存取阈值泄漏设备方法

[发明专利]存储设备、存储器及数据处理方法-CN202011361030.7在审
发明人：李海洋 -专利权人：成都海光微电子技术有限公司
申请日： 2020-11-27 - 公布日： 2021-02-23 - 主分类号： G11C11/408 文献下载
摘要：本申请提供一种存储设备、存储器及数据处理方法，包括多个DRAM，每个DRAM均包括：第一DQS收发电路、ID提取模块以及模式寄存器组；模式寄存器组用于在接收第一MPC命令后，将编程状态模式寄存器的寄存器状态位由0置位为1；在接收第二MPC命令后，将上述的寄存器状态位由1置位为0；第一DQS收发电路用于在寄存器状态位由0置位为1时，调整为输入状态，在接收到DQS差分时钟信号后，将DQS差分时钟信号转为单端时钟信号，并发送给ID提取模块；ID提取模块用于对第一DQS收发电路发送的单端时钟信号进行计数，并根据计数结果生成ID提取模块对应的DRAM的ID。可以在同一rank下的多个DRAM同时执行上述动作，从而实现多个DRAM并行确定各自的ID，节约了时间，提高了效率。
存储设备存储器数据处理方法

[发明专利]一种基于SDRAM芯片的矩阵转置方法-CN201711220592.8有效
发明人：郭晨光;刘风华;行涛;张建军;闫昕;王琰;乐立鹏;安印龙;马城城 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2017-11-29 - 公布日： 2021-01-08 - 主分类号： G11C11/408 文献下载
摘要：本发明公开了一种基于SDRAM芯片的矩阵转置方法，提出了符合SDRAM芯片器件特性的读地址、写地址生成方法。对于采用SDRAM芯片作为大容量存储器件的矩阵转置应用来说，本发明原理简单，易于实现，数据连续输入输出时可以做到无缝对接，且无需进行刷新操作，转置效率可以达到100％。
一种基于 sdram 芯片矩阵方法

[发明专利]用于控制字线放电的设备及方法-CN202010558836.9在审
发明人：佐藤敏行;宫武伸一 -专利权人：美光科技公司
申请日： 2020-06-18 - 公布日： 2020-12-25 - 主分类号： G11C11/408 文献下载
摘要：本发明描述用于控制字线的放电的设备及方法。放电速率及/或放电到的电压电平可受控制。在一些实施例中，主字线可驱动到多个低电位以控制子字线的放电。在一些实施例中，第一字驱动器线路信号及/或第二字驱动器线路信号可经复位以控制子字线的放电。在一些实施例中，驱动所述主字线及所述第一字驱动器线路信号及/或所述第二字驱动器线路信号复位的组合可用于控制所述子字线的放电。
用于控制放电设备方法

[发明专利]用于控制字线放电的设备和方法-CN202010582224.3在审
发明人：佐藤敏行;宫武伸一;山中智志 -专利权人：美光科技公司
申请日： 2020-06-23 - 公布日： 2020-12-25 - 主分类号： G11C11/408 文献下载
摘要：描述了用于控制字线的放电的设备和方法。可以控制放电速率和/或所放电到的电压电平。在一些实施例中，可以将主字线驱动到多个低电势以控制子字线的放电。在一些实施例中，第一字驱动器线信号和/或第二字驱动器线信号可以被复位以控制子字线的放电。在一些实施例中，可以使用驱动所述主字线和所述第一字驱动器线信号和/或所述第二字驱动器线信号复位的组合来控制所述子字线的放电。
用于控制放电设备方法

[发明专利]用于控制字线放电的设备和方法-CN202010586226.X在审
发明人：佐藤敏行 -专利权人：美光科技公司
申请日： 2020-06-24 - 公布日： 2020-12-25 - 主分类号： G11C11/408 文献下载
摘要：描述了用于控制字线放电的设备和方法。可以控制放电速率和/或所放电到的电压电平。在一些实施例中，可以将主字线驱动到多个低电势以控制子字线的放电。在一些实施例中，第一字驱动器线信号和/或第二字驱动器线信号可以被复位以控制子字线的放电。在一些实施例中，可以使用驱动所述主字线和所述第一字驱动器线信号和/或所述第二字驱动器线信号复位的组合来控制所述子字线的放电。
用于控制放电设备方法

[发明专利]存储装置及电子设备-CN201980023236.8在审
发明人：山崎舜平;加藤清;石津贵彦;大贯达也 -专利权人：株式会社半导体能源研究所
申请日： 2019-03-20 - 公布日： 2020-11-13 - 主分类号： G11C11/408 文献下载
摘要：提供一种数据的保持时间长且可靠性高的存储装置。存储装置包括驱动器电路及多个存储单元，存储单元包括晶体管及电容器，晶体管在沟道形成区域中包含金属氧化物。晶体管包括第一栅极及第二栅极，在存储单元保持数据的期间，对晶体管的第一栅极及第二栅极施加负电位。
存储装置电子设备

[发明专利]FX驱动器电路-CN202010106722.0在审
发明人： C·L·英戈尔斯;T·H·金 -专利权人：美光科技公司
申请日： 2020-02-21 - 公布日： 2020-10-30 - 主分类号： G11C11/408 文献下载
摘要：本申请案涉及一种FX驱动器电路。用于存储器装置的FX相位驱动器，其具有第一驱动器电路，所述第一驱动器电路包含经配置以将第一相位信号驱动到第一高状态值的第一上拉电路和经配置以将所述第一相位信号驱动到第一低状态值的第一下拉电路。所述相位驱动器还包含第二驱动器电路，所述第二驱动器电路包含经配置以将第二相位信号驱动到高于所述存储器装置中的字线的有效状态电压电平的第二高状态值的第二上拉电路和经配置以将所述第二相位信号驱动到第二低状态值的第二下拉电路。所述第二下拉电路包含稳定电路，所述稳定电路经配置以当所述第二上拉电路将所述第二相位信号驱动到所述第二高状态值时提供用于所述第二下拉电路中的泄漏电流的电阻路径。
fx 驱动器电路

[发明专利]用于控制半导体装置中的驱动信号的设备和方法-CN202010325168.5在审
发明人：铃木尊雅;山本展生 -专利权人：美光科技公司
申请日： 2020-04-23 - 公布日： 2020-10-30 - 主分类号： G11C11/408 文献下载
摘要：本申请案涉及用于控制半导体装置中的驱动信号的设备和方法。存储器装置中可包含字驱动器以用于驱动阶层结构化主字线和子字线。由主字驱动器和字驱动器激活的子字驱动器可驱动所述子字线。在驱动字线时，在具有作用中电压的作用中状态与具有非作用中电压的非作用中状态之间驱动驱动信号。所述作用中电压可为电力供应的电压，且所述非作用中电压可为在所述作用中电压与例如接地的参考电压之间的中间电压。以此方式驱动所述驱动信号可减少所述存储器装置在例如刷新操作等一些操作中的电流消耗。
用于控制半导体装置中的驱动信号设备方法

[发明专利]具有自适应页大小控制的半导体存储器件-CN201610561657.4有效
发明人：方钟敏;朴福奎 -专利权人：三星电子株式会社
申请日： 2016-07-15 - 公布日： 2020-10-09 - 主分类号： G11C11/408 文献下载
摘要：公开了一种半导体存储器件。该半导体存储器件包括：存储单元阵列，包括多个页，每个页存储数据；解码器，被配置为解码地址和命令；以及控制电路，被配置为允许根据在打开多个页中的所选页的激活操作模式中根据施加的页大小选择信息来打开所选页的一部分或全部。
具有自适应大小控制半导体存储器件

[发明专利]融合DDR5 LRDIMM芯片组的NVDIMM-P控制器及控制方法-CN202010453210.1在审
发明人：林琦;杨艳萍;高敏生 -专利权人：北京微密科技发展有限公司
申请日： 2020-05-26 - 公布日： 2020-09-18 - 主分类号： G11C11/408 文献下载
摘要：本发明公开了一种融合DDR5 LRDIMM芯片组的NVDIMM‑P控制器及控制方法，包括芯片组和存储器，存储器包含DRAM和大容量非易失存储器，所述芯片组包括时钟命令驱动模块、地址线交差换位模块和数据缓存模块，根据所述时钟命令驱动模块发出的两组时钟命令地址信号，对数据传输过程的地址线进行交差换位后，由10个所述数据缓存模块进行对应的位置编号，同时利用DDR带宽转换法进行数据缓存，并根据每个所述数据缓存模块的位置编号，将所述时钟命令驱动模块中的数据以数据广播的形式写入对应的所述数据缓存模块中，同时进行状态获取，具有更高的NVM传输带宽，减少了元件数量，提高传输质量。
融合 ddr5 lrdimm 芯片组 nvdimm 控制器控制方法

[发明专利]DRAM电路、冗余重写电路及重写方法-CN201710413079.4有效
发明人：魏紫印 -专利权人：南亚科技股份有限公司
申请日： 2017-06-05 - 公布日： 2020-09-08 - 主分类号： G11C11/408 文献下载
摘要：一种DRAM电路，包括一具有一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线之阵列。若该正常字元线是经，该DRAM电路外部之一存储器控制器，指派成要被启动，则该第二冗余字元线被启动。一冗余重写电路是用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写，以及一列解码器是用以，根据该冗余重写电路之该判定，来重写该第一冗余字元线。
dram 电路冗余重写方法

[发明专利]用于交叉点型存储器单元的双极解码器-CN202010107174.3在审
发明人： B.斯利尼瓦桑;S.K.古利亚尼;D.考;A.G.沙 -专利权人：英特尔公司
申请日： 2020-02-21 - 公布日： 2020-09-01 - 主分类号： G11C11/408 文献下载
摘要：本发明公开了用于交叉点型存储器单元的双极解码器。存储器解码器使得能够选择交叉点型阵列存储器的行或列的导体。解码器包括用于施加偏置电压以选择或取消选择导体的电路。导体可以是字线或位线。解码器还包括选择器件，其用于选择性地向电路提供高压偏置和低压偏置两者以使电路能够施加偏置电压。因此，单端设备为偏置电路提供任一轨。
用于交叉点存储器单元解码器

[发明专利]存储装置及电子设备-CN201880075638.8在审
发明人：山崎舜平;木村肇;上妻宗广;青木健;井上广树;原田伸太郎;松林大介 -专利权人：株式会社半导体能源研究所
申请日： 2018-11-22 - 公布日： 2020-07-03 - 主分类号： G11C11/408 文献下载
摘要：提供一种同时实现高温下的保持工作和低温下的高速工作的存储装置。该存储装置包括驱动器电路以及多个存储单元，存储单元包括晶体管及电容器，晶体管在沟道形成区域中包含金属氧化物。当晶体管包括第一栅极及第二栅极时，驱动器电路具有驱动第二栅极的功能，在存储单元保持数据的期间，驱动器电路将与存储装置的温度或存储装置被设置的环境的温度对应的电位输出到第二栅极。
存储装置电子设备

[发明专利]存储器装置及其操作方法-CN201610504243.8有效
发明人：张智翔 -专利权人：华邦电子股份有限公司
申请日： 2016-06-30 - 公布日： 2020-06-09 - 主分类号： G11C11/408 文献下载
摘要：本发明涉及一种存储器装置及其操作方法，所述装置包括存储单元阵列、暂存单元以及指令产生器。存储单元阵列包括多个存储单元。暂存单元用以记录多个自定义信息。指令产生器耦接于暂存单元以及存储单元阵列。指令产生器接收自定义命令，并且依据所接收的自定义命令以及自定义信息对存储单元阵列执行至少两个存储器操作。自定义信息是依据所述的至少两个存储器操作来产生。本发明技术方案在存储器装置的暂存单元中记录多个自定义信息，依据自定义命令以及自定义信息来执行至少两个存储器操作。据此，可提升存储器装置的存取效率并降低功耗。
存储器装置及其操作方法