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[发明专利]浮点数据压缩/压缩器-CN201780073755.6在审
发明人： K·辛格 -专利权人：皇家飞利浦有限公司
申请日： 2017-11-22 - 公布日： 2019-07-16 - 主分类号： G06F7/483 文献下载
摘要：一种计算机实施的方法包括：读取至少两个32位浮点值；将所述至少两个浮点值转换为至少两个32位无符号整数值；以及将所述至少两个无符号整数值串行地存储在存储设备的存储位置中。所述计算机实施的方法还包括：将所述至少两个无符号整数值中的每个无符号整数值解析成四个字节；以及将所述至少两个无符号整数值的第一字节串行地重新排列在第一存储位置中，将所述至少两个无符号整数值的第二字节串行地重新排列在第二存储位置中，将所述至少两个无符号整数值的第三字节串行地重新排列在第三存储位置中，并且将所述至少两个无符号整数值的第四字节串行地重新排列在第四存储位置中。所述计算机实施的方法还包括：对经重新排列的字节进行压缩。
存储位置重新排列串行地计算机实施浮点读取压缩存储设备浮点数据数值解析压缩器存储转换

[发明专利]微处理器-CN201610722858.8有效
发明人：汤玛士·艾欧玛 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-06-24 - 公布日： 2019-06-18 - 主分类号： G06F7/483 文献下载
摘要：一种微处理器，其包括一可操作以产生一中间结果向量与多个运算控制指标的指令执行单元、以及设于该指令执行单元外并用以储存该中间结果向量与该多个运算控制指标的储存空间，该中间结果向量由一复合算术运算的至少一第一算术运算的运用而产生，该运算控制指标指明自中间结果向量产生一最终结果的接续运算该如何进行，此接续运算可牵涉到一或多个复合算术运算的残余算术运算，与多个运算控制指标连结的中间结果向量则提供足够的信息以产生一结果，此结果与已大幅降低目标数据大小的复合算术运算的一非限定精确运算有所区别。
微处理器

[发明专利]用于将浮点值从半精度转换为单精度的装置和方法-CN201811258512.2在审
发明人： R·凡伦天;M·查尼;R·萨德;E·乌尔德-阿迈德-瓦尔;J·科巴尔 -专利权人：英特尔公司
申请日： 2018-10-26 - 公布日： 2019-06-04 - 主分类号： G06F7/483 文献下载
摘要：本申请公开了用于将浮点值从半精度转换为单精度的装置和方法。本发明的实施例是处理器，包括执行电路，用于：响应于经解码的指令，将半精度浮点值转换为单精度浮点值，并且将单精度浮点值存储在目的地寄存器的多个元素位置中的每一个中。处理器还包括解码器和目的地寄存器。解码器用于对指令解码以生成经解码的指令。
浮点解码器解码精度转换寄存器处理器指令元素位置指令解码电路存储响应转换申请

[发明专利]微处理器及其方法-CN201610726151.4有效
发明人：汤玛士·艾欧玛 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-06-24 - 公布日： 2019-05-21 - 主分类号： G06F7/483 文献下载
摘要：一种微处理器及其方法，该微处理器包括一指令管线、一共享存储器、以及在指令管线中的第一与第二算术处理单元；其中，每一处理单元自共享存储器读取运算元并写入结果；第一算术处理单元执行一数学运算的一第一部分、以产生一中间结果向量，其不为数学运算的一完全与最终的结果；第一算术处理单元亦产生多个非架构运算控制指标，以指明自中间结果向量产生一最终结果的接续运算该如何进行；第二算术处理单元执行数学运算的一第二部分，并依据运算控制指标产生数学运算的一完全与最终的结果。
微处理器及其方法

[发明专利]使用紧凑的运算处理元件进行处理的计算设备-CN201610080760.7有效
发明人：约瑟夫·贝茨 -专利权人：奇异计算有限公司
申请日： 2010-06-16 - 公布日： 2019-05-10 - 主分类号： G06F7/483 文献下载
摘要：本发明涉及处理器或其它设备，例如可编程和/或大规模并行的处理器或其它设备，包括设计成对低精度但高动态范围(LPHDR运算)的数值执行运算操作(可能但不一定包括例如加法、乘法、减法和除法中的一个或多个)的处理元件。这样的处理器或其它设备可例如在单芯片上实现。不管是否在单芯片上实现，在本发明的某些实施例中的处理器或其它设备中的LPHDR运算元件的数量都明显超过(例如，大于其3倍至少20个)在处理器或其它设备中的被设计成执行传统精度的高动态范围运算(例如32位或64位浮点运算)的运算元件(如果有的话)的数量。
使用紧凑运算处理元件进行

[发明专利]降低的浮点精度的算术电路-CN201780058262.5在审
发明人： M.朗哈默 -专利权人：阿尔特拉公司
申请日： 2017-08-04 - 公布日： 2019-05-03 - 主分类号： G06F7/483 文献下载
摘要：本实施例涉及使用具有更高精度浮点算术电路的专用处理块来执行降低的精度的浮点算术运算。专用处理块可以接收四个浮点数，它们表示两个单精度浮点数，每个被分成LSB部分和MSB部分，或者表示四个半精度浮点数。第一部分乘积生成器可以生成第一和第二输入信号的第一部分乘积，而第二部分乘积生成器可以生成第三和第四输入信号的第二部分乘积。压缩器电路可以基于第一和第二部分乘积生成进位矢量信号及和矢量信号；并且电路可以通过基于进位矢量信号及和矢量信号在执行单精度浮点运算时并行生成至少两个结果并且在执行两个半精度浮点运算时生成至少四个结果来预期舍入和归一化运算。
矢量信号浮点算术电路生成器进位单精度浮点运算单精度浮点数归一化运算精度浮点数压缩器电路浮点运算算术运算浮点数舍入并行电路

[发明专利]基于忆阻器的存储器内计算架构-CN201811329873.1在审
发明人：薛晓勇;刘文军;周鹏 -专利权人：复旦大学
申请日： 2018-11-09 - 公布日： 2019-03-29 - 主分类号： G06F7/483 文献下载
摘要：本发明属于集成电路技术领域，具体为一种基于忆阻器的存储器内计算架构。本发明的基于忆阻器的存储器内计算架构包括忆阻器阵列和辅助电路；忆阻器阵列是一个交叉阵列，由若干水平方向的互连线和若干竖直方向的互连线互相交叉构成，每个交叉处有一个忆阻器单元；忆阻器阵列实现存储内计算时，动态划分为存储区和计算区；计算区用于实现与、或、非、与非、或非、异或这些逻辑运算；计算区的运算结果保存在存储区；辅助电路用于进行除与、或、非、与非、或非、异或等逻辑运算之外的复杂运算包括数据处理、加密运算等。本发明可用于物联网终端架构中替代传统的物联网终端架构中的SRAM和Flash模块。本发明有利于改善物联网终端的低功耗和信息安全特性。
忆阻器架构物联网终端忆阻器阵列存储器辅助电路逻辑运算互连线异或与非集成电路技术复杂运算互相交叉加密运算交叉阵列信息安全运算结果数据处理传统的低功耗交叉处可用竖直存储保存替代

[发明专利]微处理器及其方法-CN201610722859.2有效
发明人：汤玛士·艾欧玛 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-06-24 - 公布日： 2019-03-15 - 主分类号： G06F7/483 文献下载
摘要：一种微处理器及其方法，该微处理器将±A*B±C形式的融合乘积‑累加运算分路为可由一乘法器与一加法器执行的第一与第二乘积‑累加子运算；其中的第一子运算至少将A与B相乘，且条件地将C累加至部分A与B的乘积、以产生一未舍入非冗余总和；此未舍入非冗余总和于一非限定时间内暂存于由乘法器与加法器共享的存储器中，以使乘法器与加法器得以执行与该乘积‑累加运算无关的其他运算；如果C值尚未加入计算，则第二子运算条件地将C累加至未舍入非冗余总和中，并借此产生一最终舍入结果。
微处理器及其方法

[发明专利]融合乘积-累加运算的处理器与方法-CN201580003388.3有效
发明人：汤玛士·艾欧玛 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-06-24 - 公布日： 2019-03-15 - 主分类号： G06F7/483 文献下载
摘要：一种融合乘积‑累加运算的处理器与方法，该处理器可用于执行一具有±A*B±C的形式的融合乘积‑累加运算，其中A、B与C为输入运算元。该微处理器包含一第一指令执行单元、一第二指令执行单元与一输入运算元分析器电路。输入运算元分析器电路用以确认A、B与/或C的值是否符合一满足条件，以对C与A和B的部分乘积执行一连带累加运算。第一指令执行单元用以将A与B相乘，并在A、B与/或C的值符合该满足条件时，连带将C与A和B的该部分乘积‑累加。第二指令执行单元用以在A、B与/或C的值不符合该满足条件时，分别地将C与A和B的乘积累加。
使用第一第二运算分路融合乘积累加

[发明专利]微处理器中的方法-CN201610726893.7有效
发明人：汤玛士·艾欧玛 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-06-24 - 公布日： 2019-02-15 - 主分类号： G06F7/483 文献下载
摘要：一种微处理器中的方法，用以预备执行一±A*B±C形式的融合乘积‑相加运算，其通过发送第一与第二乘积‑相加微指令至一或多个指令执行单元，以完成完整融合乘积‑相加运算；第一乘积‑相加微指令导引一未舍入非冗余结果向量、自(a)A与B的部分乘积、或(b)具有A与B部分乘积的C中的一选项的一第一相加运算产生；如果第一相加运算并未包括C，则第二乘积‑相加微指令导引具有未舍入非冗余结果向量的C的一第二相加运算的执行，第二乘积‑相加微指令亦导引、自未舍入非非冗余结果向量产生最终舍入结果，其中，最终舍入结果为融合乘积‑相加运算的一完全结果。
微处理器中的方法

[发明专利]一种实现自然对数和自然指数函数的可重构阵列结构-CN201510872663.7有效
发明人：山蕊;吕青;邓军勇;张新 -专利权人：西安邮电大学
申请日： 2015-12-03 - 公布日： 2018-12-28 - 主分类号： G06F7/483 文献下载
摘要：本发明涉及提出一种实现自然对数和自然指数函数的可重构阵列结构，根据实现自然对数和自然底数函数的算法，在该结构上实现两种函数的迭代运算。基于所提出的4×2的阵列结构，依次实现两种函数的8次迭代计算，通过重新配置依次输出结果。本发明用可重构的方式实现两种函数的计算，节省了计算资源，缩短了等待的时间，更加灵活、高效。
一种实现自然对数指数函数可重构阵列结构

[发明专利]数据处理方法、数据处理装置以及电子设备-CN201810614678.7在审
发明人：王逵 -专利权人：北京比特大陆科技有限公司
申请日： 2018-06-14 - 公布日： 2018-11-27 - 主分类号： G06F7/483 文献下载
摘要：本申请提出一种数据处理方法、数据处理装置以及电子设备；其中，数据处理方法包含：获取第一源操作数和第二源操作数；基于浮点数据通路对第一源操作数和第二源操作数进行位域逻辑操作从而得到目标操作数；以及输出目标操作数；其中，第一源操作数和第二源操作数为用浮点数格式表示的整数。
源操作数数据处理数据处理装置电子设备目标操作数浮点数据逻辑操作输出目标操作数浮点数申请

[发明专利]融合乘加运算的模拟-CN201580042993.1有效
发明人： P·V·阿拉加迪;A·E·格鲁贝尔;C·霍;S·G·霍尔;陈林 -专利权人：高通股份有限公司
申请日： 2015-07-27 - 公布日： 2018-09-07 - 主分类号： G06F7/483 文献下载
摘要：至少一个处理器可模拟第一运算元、第二运算元和第三运算元的融合乘加运算。所述至少一个处理器可进行以下操作：至少部分地基于所述第一运算元与所述第二运算元相乘，确定中间值；确定上部中间值或下部中间值中的至少一者，其中确定所述上部中间值包括朝向零将所述中间值以指定位数目舍入，并且其中确定所述下部中间值包括由所述上部中间值减去所述中间值；至少部分地基于所述第三运算元与所述上部中间值或所述下部中间值中的一者的相加或相减，确定上部值和下部值；以及通过所述上部值和所述下部值相加，确定模拟融合乘加结果。
融合运算模拟

[发明专利]用于检验数字乘法器的方法和装置-CN201410044902.5有效
发明人： A.乌尔 -专利权人：罗伯特·博世有限公司
申请日： 2014-02-07 - 公布日： 2018-08-17 - 主分类号： G06F7/483 文献下载
摘要：本发明涉及用于检验数字乘法器的方法和装置。公开了用于计算误差信号的方法，其中误差信号被确定为总对数和乘积对数的差值，乘积对数被确定为由第一乘法装置所确定的乘积的绝对值的对数，其特征在于，总对数被确定为第一指数和第二指数以及尾数对数的总和，尾数对数被确定为尾数乘积的绝对值的对数，尾数乘积被确定为第一近似的标准化的尾数和第二近似的标准化的尾数的乘积，第一近似的标准化的尾数被确定为第一因数的浮点表示相对于底的标准化的尾数的近似，第一指数是在第一因数的浮点表示中属于底的指数，以及第二近似的标准化的尾数被确定为第二因数的浮点表示相对于底的近似的标准化的尾数，第二指数是在第二因数的浮点表示中属于底的指数。
用于检验数字乘法器方法装置

[发明专利]一种基于FPGA的浮点数对数函数实现方法-CN201711189101.8在审
发明人：张柯;王嵚峰;刘志凯;梁成华;王冬;马刚;魏涛涛;崔兰 -专利权人：中核控制系统工程有限公司
申请日： 2017-11-24 - 公布日： 2018-06-15 - 主分类号： G06F7/483 文献下载
摘要：本发明属于工业控制技术领域，具体涉及一种基于FPGA的浮点数对数函数实现方法。对于任意一个求以a为底X的对数，a为已知参数，X为输入，利用换底公式将任意对数化为以2为底的对数；求log2X：IEEE754标准中，一个规格化32位的浮点数X的真值表示为：X＝(‑1)S×(1.M)×2e，其中e＝E‑127，S表示浮点数X的754格式的符号位，M表示尾数位，E表示浮点数X的754格式的阶码；假定log2(1.M)＝L，则1.M＝2L，通过两边不断求平方，逐步求出所有的L值；通过以上过程，求对数函数已经转化为硬件易于实现的形式，用verilog硬件描述语言描述上述过程在FPGA平台上实现。直接采用对浮点数求对数函数，运算步骤简单。运算过程不需要定点数和浮点数的相互转化，运算周期短，相应时间快。 1
浮点数对数函数工业控制技术尾数已知参数运算步骤运算过程运算周期定点数符号位规格化阶码转化两边

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