[发明专利]集成芯片结构及其形成方法

说明书

本发明涉及集成芯片结构。集成芯片结构包括衬底。一个或多个下部互连件设置在位于衬底上方的下部层间介电(ILD)结构内。等离子体诱导损伤(PID)缓解层设置在下部ILD结构上方。PID缓解层具有包含金属的多孔结构。第一上部互连件由位于PID缓解层上方的上部ILD结构横向地围绕。第一上部互连件从PID缓解层上方延伸至一个或多个下部互连件。本发明的实施例还提供了形成集成芯片结构的方法。

技术领域

本发明的实施例涉及集成芯片结构及其形成方法。

背景技术

集成芯片制造是复杂的多步骤工艺，在该多步骤工艺期间，在由半导体材料(例如，硅)制成的晶圆上形成电子电路。集成芯片制造可以大致分为前段制程(FEOL)处理和后段制程(BEOL)处理。FEOL处理通常涉及在半导体材料内形成器件(例如晶体管)，而BEOL处理通常涉及在半导体材料上方的介电结构内形成导电互连件。

发明内容

本发明的一些实施例提供了一种集成芯片结构，该集成芯片结构包括：衬底；一个或多个下部互连件，设置在位于所述衬底上方的下部层间介电(ILD)结构内；等离子体诱导损伤(PID)缓解层，设置在所述下部层间介电结构上方，所述等离子体诱导损伤缓解层包括包含金属的多孔结构；以及第一上部互连件，由位于所述等离子体诱导损伤缓解层上方的上部层间介电结构横向地围绕，其中，所述第一上部互连件从所述等离子体诱导损伤缓解层上方延伸至所述一个或多个下部互连件。

本发明的另一些实施例提供了一种集成芯片结构，该集成芯片结构包括：一个或多个下部互连件，设置在位于衬底上方的下部层间介电(ILD)结构内；等离子体诱导损伤(PID)缓解层，设置在所述下部层间介电结构上方，其中，所述等离子体诱导损伤缓解层包括金属氮化物，所述金属氮化物具有大于1的金属与氮的比率；以及第一上部互连件，设置在位于所述等离子体诱导损伤缓解层上方的上部层间介电结构内，所述第一上部互连件延伸穿过所述上部层间介电结构和所述等离子体诱导损伤缓解层以接触所述一个或多个下部互连件。

本发明的又一些实施例提供了一种形成集成芯片结构的方法，该方法包括：在位于衬底上方的下部层间介电(ILD)结构内形成一个或多个下部互连件；在所述下部层间介电结构上方形成等离子体诱导损伤(PID)缓解层，其中，所述等离子体诱导损伤缓解层包括在第一压力下形成的金属氮化物；在所述等离子体诱导损伤缓解层上方形成金属氮化物层，其中，所述金属氮化物层在小于所述第一压力的第二压力下形成；图案化所述等离子体诱导损伤缓解层和所述金属氮化物层以形成上部互连开口；以及在所述上部互连开口内和所述金属氮化物层上方形成导电材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了包括被配置为降低等离子体诱导损伤的等离子体诱导损伤(PID)缓解层的集成芯片结构的一些实施例的截面图。

图2示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。

图3示出了包括多个PID缓解层的集成芯片结构的一些附加实施例的截面图。

图4示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。

图5A至图5B示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。

图6示出了包括具有多个子层的PID缓解层的集成芯片结构的一些附加实施例的截面图。

图7示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。

图8示出了包括具有PID缓解层的MIM结构的集成芯片结构的一些附加实施例的截面图。

图9示出了包括多个PID缓解层的集成芯片结构的一些附加实施例的截面图。