[发明专利]三维存储器中央位线构架、三维存储器及其制备方法

说明书

本公开提供一种三维存储器中央位线构架、三维存储器及其制备方法，涉及三维存储器技术领域。该中央位线构架包括：相对设置的第一共源极和第二共源极；多层字线，沿第一方向层叠于第一共源极与第二共源极之间；多个沟道孔，贯穿多层字线并连接第一共源极和第二共源极，每个沟道孔形成一个字节串；多个中央位线，置于沟道孔的中部，且沿与第一方向交叉的第二方向间隔排布；其中，多层字线和多个字节串构成的体形成总区块，多个中央位线将总区块分为位于上部的第一子区块和位于下部的第二子区块，以分别驱动第一子区块以及第二子区块内部的字节串。本公开既减小了区块容量，又减小了沟道长度(也即沟道电阻)，符合未来三维存储器的发展趋势。

技术领域

本公开涉及三维存储器技术领域，尤其涉及一种三维存储器中央位线构架、三维存储器及其制备方法。

背景技术

随着三维存储器字线层数的不断堆叠，比如，从128层到240层到超过300层，而页容积保持不变(16K byte)NAND存储器的区块容量(BLOCK size)不断增大，从45兆比特(45Mbit)到80Mbit到超过140Mbit。区块容量的不断增大为系统性能提升设置越来越高的技术难度，也给产品良率的提升提出更大的难度。减小区块容量是未来的一大技术需求和技术难点。

随着三维存储器字线层数的不断堆叠，沟道(channel)长度也不断延长，从128层的5～6微米增加到后300层的14～18微米。同时，为了降低各种噪音干扰，沟道厚度从6～7纳米下降到5～6纳米。因此，沟道电阻剧烈升高，沟道电流迅速降低。预计于500层以后，传统的多晶硅沟道材料就会无法提供足够的电流强度来支持信号读取(sensing)。

电学半区块擦除(Half BLOCK erase)可以部分实现减小区块容量的目的。但由于存在较大的擦除干扰，电学半区块擦除的耐久性(cycling endurance)难以满足实际应用需求。另外，半区块擦除无法解决沟道电流减小的物理瓶颈。

发明内容

鉴于上述问题，本公开提供了一种三维存储器中央位线构架。

本公开的第一方面提供了一种三维存储器中央位线构架，包括：相对设置的第一共源极和第二共源极；多层字线，沿第一方向层叠于所述第一共源极与第二共源极之间；多个沟道孔，贯穿所述多层字线并连接所述第一共源极和第二共源极，每个沟道孔形成一个字节串；多个中央位线，置于所述沟道孔的中部，且沿与所述第一方向交叉的第二方向间隔排布；其中，所述多层字线和多个所述字节串构成的体形成总区块，所述多个中央位线将所述总区块分为位于上部的第一子区块和位于下部的第二子区块，以分别驱动所述第一子区块以及所述第二子区块内部的字节串。

进一步地，所述多层字线分隔设置，相邻两层字线之间留有绝缘层。

进一步地，所述第一子区块内与所述第一共源极最靠近的一层字线，以及所述第二子区块内与所述第二共源极最靠近的一层字线，均设置为下选择线；所述第一子区块内与所述中央位线最靠近的一层字线，以及所述第二子区块内与所述中央位线最靠近的一层字线，均设置为串选择线。

进一步地，所述第一子区块与第二子区块内的沟道孔通过设置于中部的多个中央位线连接孔相连通，所述中央位线连接孔交错贯穿所述多个中央位线。

进一步地，每个所述中央位线连接孔与连通的字节串偏心设置。

进一步地，所述串选择线为多条，每条串选择线沿着多个所述字节串的布置方向交错切割，以形成曲折型切割道。

本公开的第二方面提供了一种三维存储器，包括上述三维存储器中央位线构架。