[发明专利]碳化硅半导体装置及碳化硅半导体装置的制造方法

说明书

本发明的目的在于在碳化硅半导体装置中，即使产生工艺上的缺陷也会对施加高dV/dt时的绝缘破坏的产生进行抑制。MOSFET(101)具有：栅极电极(33)及蚀刻阻挡层(51)，它们形成于栅极焊盘区域(13)的场绝缘膜(32)之上；以及层间绝缘膜(34)，其形成于栅极电极(33)之上及蚀刻阻挡层(51)之上。蚀刻阻挡层(51)由相对于层间绝缘膜(34)及场绝缘膜(32)的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层(51)至少在栅极焊盘区域(13)处设置于距离栅极下阱接触区域(12)的阱接触孔(HW1)最远的位置。

技术领域

本发明涉及碳化硅半导体装置。

背景技术

就纵向型且具有栅极构造的MOSFET(Metal Oxide Semiconductor Field EffectTransistor)等半导体装置而言，由于通过导线键合等将端子连接于栅极焊盘区域，因此确保某种程度宽阔的区域。在反向偏置时，在栅极焊盘区域之下，位移电流通过向设置于栅极焊盘区域外的栅极下阱接触部流动而耗尽化，由碳化硅半导体内的PN结保持耐压。但是，在碳化硅半导体装置所要求的高速动作(施加高dV/dt)时，由于在耗尽化完成之前进行电压施加，因此向绝缘膜施加高电场。

在专利文献1中公开了在栅极焊盘区域下部的半导体表面设置有由薄的氧化膜和导体构成的电容的结构。由此，在施加高dV/dt时对绝缘膜施加的电场降低。

专利文献1：国际公开第2018-038133号公报

就包含专利文献1所公开的构造的现有半导体装置而言，如果是无缺陷地形成的，则形成在施加高dV/dt时也不会产生绝缘破坏的膜厚。但是，在由于异物的混入等工艺上的缺陷而产生绝缘膜的缺损，绝缘膜变薄的情况下，存在在施加高dV/dt时产生绝缘破坏的风险。另外，为了通过后续工序的电气测试排除绝缘膜变薄的半导体装置，需要实施施加了高dV/dt的测试，因此存在产生绝缘破坏的风险。

发明内容

本发明就是为了解决上述问题而提出的，其目的在于在碳化硅半导体装置中，即使产生工艺上的缺陷也会对施加高dV/dt时的绝缘破坏的产生进行抑制。

本发明的碳化硅半导体装置在俯视观察时被划分为多个区域，该多个区域包含形成开关元件的器件区域、形成栅极焊盘的栅极焊盘区域、器件区域和栅极焊盘区域之间的栅极下阱接触区域，该碳化硅半导体装置具有由碳化硅构成的半导体层，半导体层具有：第1导电型的漂移层；以及阱区域，其跨栅极焊盘区域及栅极下阱接触区域而形成于漂移层的表层，半导体层还具有：场绝缘膜，其在栅极焊盘区域处形成于半导体层的上表面；栅极电极及蚀刻阻挡层，它们形成于栅极焊盘区域的场绝缘膜之上；层间绝缘膜，其形成于栅极电极之上及蚀刻阻挡层之上；表面电极，其在栅极下阱接触区域处形成于层间绝缘膜之上，经由将场绝缘膜及层间绝缘膜贯穿的阱接触孔与阱区域接触；以及栅极焊盘，其在栅极焊盘区域处形成于层间绝缘膜之上，经由将层间绝缘膜贯穿的栅极接触孔与栅极电极接触，蚀刻阻挡层由相对于层间绝缘膜及场绝缘膜的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层至少在栅极焊盘区域处设置于距离栅极下阱接触区域的阱接触孔最远的位置。

发明的效果

根据本发明的碳化硅半导体装置，即使产生工艺上的缺陷也会对施加高dV/dt时的绝缘破坏的产生进行抑制。

附图说明

图1是实施方式1的MOSFET的第1样式的俯视图。

图2是实施方式1的MOSFET的第2样式的俯视图。

图3是实施方式1的MOSFET的剖视图。

图4是表示在第1样式的MOSFET的栅极焊盘区域处在施加高dV/dt时产生的电位分布的模拟结果的图。

图5是表示在第2样式的MOSFET的栅极焊盘区域处在施加高dV/dt时产生的电位分布的模拟结果的图。