[发明专利]一种集成电路结构及其形成方法

说明书

本发明提供了一种集成电路结构及其形成方法，集成电路结构包括衬底；层间介质层，形成于所述衬底上，所述层间介质层中形成有开口；扩散阻挡层，所述扩散阻挡层覆盖所述开口的侧壁和底壁；导电结构，填充于所述开口中，且所述导电结构的顶面高度低于所述扩散阻挡层的侧壁的顶面高度；刻蚀停止层，覆盖所述层间介质层的顶面、所述导电结构的顶面、所述扩散阻挡层的顶面和所述扩散阻挡层的部分侧壁。通过利用化学机械研磨的工艺在研磨到扩散阻挡层时，增加过研磨工艺中研磨导电材料层的时间，去除所述开口内预定高度的导电材料层，增加后续的蚀刻停止层与所述扩散阻挡层侧壁附着的表面积，使蚀刻停止层更牢靠，降低测试中刻蚀停止层剥离的风险。

技术领域

本发明涉及半导体技术领域，特别涉及一种集成电路结构及其形成方法。

背景技术

随着集成电路制造技术的飞速发展，传统集成电路的工艺节点逐渐减小，集成电路器件的尺寸不断缩小，集成在同一晶圆上的元器件数量不断增加，为此集成电路制备工艺不断革新以提高集成电路器件的性能。为了满足半导体元件数量增多或更高的产品性能的要求，集成电路制作工艺利用批量处理技术在衬底上形成各种类型的器件，并通过集成电路结构将其互相连接以具有完整的电子功能。金属铜凭借其优异的导电性以及良好的抗电迁移能力，可以提高半导体器件之间信号的传输速度；同时，低k(介电常数)材料被作为金属层间的介质层，也减少了金属层之间的寄生电容，由此铜互连工艺成为超大规模集成电路(ULSI)领域中互连集成技术的解决方案之一。

铜互连工艺通常包括如下步骤：首先，在层间介质层中形成开口，然后形成扩散阻挡层，接着电镀金属铜，在铜的电镀沉积完成后会以化学机械研磨(CMP)工艺将多余的铜研磨移除到扩散阻挡层(diffusion barrier)的高度，接下来形成刻蚀阻挡层(ESL)。然而，此蚀刻停止层(ESL)在跌落测试(drop test)或者剥离测试(peeling test)的质量机械测试过程中有剥离(peeling)的风险。

发明内容

本发明的目的在于提供一种集成电路结构及其形成方法，以解决在跌落测试或者剥离测试的质量机械测试中刻蚀停止层有剥离风险的问题。

为解决上述技术问题，本发明提供一种集成电路结构，包括：

衬底；

层间介质层，形成于所述衬底上，所述层间介质层中形成有开口；

扩散阻挡层，所述扩散阻挡层覆盖所述开口的侧壁和底壁；

导电结构，填充于所述开口中，且所述导电结构的顶面高度低于所述扩散阻挡层的侧壁的顶面高度；以及，

刻蚀停止层，覆盖所述层间介质层的顶面、所述导电结构的顶面、所述扩散阻挡层的顶面和所述扩散阻挡层的部分侧壁。

可选的，所述扩散阻挡层的侧壁与所述导电结构的高度差大于30埃。

可选的，所述刻蚀停止层为氧化铝、氮化铝、氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、或其组合的一种或多种材料。

可选的，所述导电结构的材质为铜，所述扩散阻挡层的材质为氮化钽或钽。

基于同一发明构思，本发明还提供一种集成电路结构的形成方法，包括：

提供一衬底，所述衬底上形成有层间介质层，所述层间介质层中形成有开口；

形成有扩散阻挡层，所述扩散阻挡层覆盖所述开口的侧壁和底壁；

形成导电材料层，所述导电材料层填满所述开口并覆盖所述扩散阻挡层的侧壁和底壁，还覆盖所述层间介质层上的顶面；

采用化学机械研磨工艺去除所述层间介质层上的导电材料层以形成导电结构，其中，所述化学机械研磨工艺进行过研磨去除所述开口内预定高度的导电材料层，以暴露出所述扩散阻挡层的部分侧壁；