[发明专利]半导体结构及半导体结构的制备方法

说明书

本公开实施例涉及一种半导体结构及半导体结构的制备方法，半导体结构包括：基底；半导体柱，在基底上阵列排布，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；位线，位线在第一方向上延伸，且位线将沿第一方向排列的一行半导体柱侧面包围。本公开实施例有利于改善半导体结构的电性能。

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制备方法。

背景技术

存储器是一种常见的半导体结构，随着半导体结构尺寸的连续缩小，使得芯片上可以并入更多数量的存储器，从而有助于产品容量的增加。在半导体结构内部有许多微小的导电结构单元，比如，栅极以及源漏极等，其中，源漏极用于与位线形成电连接，从而可以通过位线读取存储在电容器中的数据信息，或者将数据信息写入到电容器中，保证半导体器件的正常运行。随着半导体结构尺寸的缩小，优化半导体结构的电性能变得越来越重要。

然而，目前存在半导体结构的电性能不佳的情况。

发明内容

本公开实施例提供一种半导体结构及半导体结构的制备方法，至少有利于改善半导体结构的电性能。

本公开实施例提供一种半导体结构，包括：基底；半导体柱，在基底上阵列排布，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；位线，位线在第一方向上延伸，且位线将沿第一方向排列的一行半导体柱侧面包围。

相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供基底；在基底上形成半导体柱，半导体柱阵列排布，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；形成位线，位线在第一方向上延伸，且位线将沿第一方向排列的一行半导体柱侧面包围。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构的技术方案中，设置位线将沿第一方向排列的一行半导体柱的侧面包围，相较于目前的位线与半导体柱的底面或者顶面电连接而言，设置位线与半导体柱的侧面包围，使得位线与半导体柱的接触面积增大，从而减小位线与半导体柱之间的接触电阻率，提升位线的电性能，进而改善半导体结构的电性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的结构示意图；

图2至图16本公开另一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前的半导体结构中，存在半导体结构的电性能不佳的问题。

分析发现，导致半导体结构的电性能不佳的原因之一在于，目前，随着半导体技术的发展，半导体器件的尺寸不断缩小，使得芯片上可以并入更多的半导体器件，从而有助于产品容量的增加。然而，随着半导体尺寸的减小，半导体结构的特征尺寸不断减小，使得半导体结构中半导体柱的尺寸相应减小。且目前的位线与半导体柱的底面或者顶面电连接，随着半导体柱的尺寸的减小，使得位线与半导体柱之间的接触面积减小，从而使得位线与半导体柱之间的接触电阻增加，进而使得电阻率较大，使得半导体结构整体的电性能不佳。

本公开实施例提供一种半导体结构，通过设置位线将沿第一方向排列的一行半导体柱的侧面包围，由于半导体柱的侧面积大于半导体柱的底面积，当位线环绕半导体柱的侧面时，相较于目前的位线与半导体柱的底面或者顶面电连接而言，位线与半导体柱的接触面积增大，从而减小了位线与半导体柱之间的接触电阻率，进而有利于提高半导体柱的电性能，降低半导体结构的延迟。