[发明专利]多芯片平铺封装结构

说明书

本发明提供了多芯片平铺封装结构，多芯片多芯片平铺封装结构包括引线框架和塑封体，其中塑封体形成于引线框架的载片区，在塑封体内封装有位于载片区上的半导体电容及至少一个功能芯片，其中功能芯片和半导体电容并排铺设在载片区上，并能够与引脚电连接。在发明中，相比于相关技术中的片式电容，半导体电容体积小，从而能够与功能芯片一起平铺封装在载片区。在这种情况下，半导体电容距离功能芯片较近，这能够大幅降低因封装而产生的电信号延迟，降低多芯片平铺封装结构上的寄生电感，由于寄生电感和延迟的减小，进一步提高了功能芯片的抗EMC能力。

技术领域

本发明涉及磁传感器技术领域，具体涉及一种多芯片平铺封装结构。

背景技术

电磁兼容性(EMC，即Electromagnetic Compatibility)是指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁骚扰的能力。

在相关技术领域中，业界为解决抗EMC能力，在引线框架中上采用图1所示两个塑封体，其中一个塑封体形成于引线框架的载片区并封装有功能芯片，另一个塑封体形成于引线框架的引脚并封装有片式电容。

这样，当电磁干扰从电源端和功能芯片自身引入时，在电源和地之间引入该片式电容可以起到电气滤波的作用，从而可以提高该封装结构对应器件的抗EMC能力。

发明内容

针对现有技术中的问题，本发明的目的在于提供一种多芯片平铺封装结构，能够降低功能芯片的信号延迟。

本发明实施例提供一种多芯片平铺封装结构，其包括：

引线框架，具有载片区及从载片区延伸的引脚；

形成于载片区的塑封体，在塑封体内封装有位于载片区上的半导体电容及至少一个功能芯片，其中功能芯片和半导体电容在载片区上呈平铺分布。

可选地，半导体电容的引线及功能芯片的引线均封装于塑封体内，并与相应的引脚电连接。

可选地，在功能芯片与半导体电容之间形成有间隙，功能芯片和半导体电容中至少一个的引线位于间隙内。

可选地，半导体电容的一个极板与电源引脚之间，以及所述半导体电容的另一个极板与接地引脚之间均通过引线键合进行电连接。

可选地，功能芯片的电源接入端与电源引脚之间，所述功能芯片的接地端与接地引脚之间均通过引线键合进行电连接。

可选地，功能芯片和半导体电容在载片区上的投影无交叠。

可选地，引线框架的厚度范围为0.1～1mm。

可选地，塑封体厚度在0.5mm到3mm之间。

可选地，引线框架为金属材质。

本公开实施例还提供一种磁传感器，其形成于上述任一实施例的多芯片平铺封装结构，功能芯片为磁传感器芯片。

本发明所提供的多芯片平铺封装结构具有如下优点：

多芯片平铺封装结构包括引线框架和塑封体，其中塑封体形成于引线框架的载片区，在塑封体内封装有位于载片区上的半导体电容及至少一个功能芯片，其中功能芯片和半导体电容并排铺设在载片区上，并能够与引脚电连接。

在本公开实施例中，相比于相关技术中的片式电容，半导体电容体积小，从而能够与功能芯片一起平铺封装在载片区。在这种情况下，半导体电容距离功能芯片较近，这能够大幅降低因封装而产生的电信号延迟，降低多芯片平铺封装结构上的寄生电感，由于寄生电感和延迟的减小，进一步提高了功能芯片的抗EMC能力。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。