[发明专利]一种屏蔽栅MOSFET(SGT)的制作方法

权利要求书

1.屏蔽栅MOSFET(SGT)的制作方法，其特征在于，包括如下步骤：

步骤1：准备衬底及外延材料，其中外延材料位于衬底之上；

步骤2：在外延材料的表面上进行第一次氧化，形成一层第一氧化层；

步骤3：在第一氧化层上蚀刻出第一次沟槽，该第一次沟槽穿透第一氧化层进入外延材料中；

步骤4：在第一氧化层和第一次沟槽侧壁及底部淀积一层Si3N4层；

步骤5：Etchback刻蚀掉第一氧化层上及沟槽底部的Si3N4层，在第一次沟槽的侧壁形成Si3N4侧墙(Spacer)；

步骤6：以第一氧化层和Si3N4侧墙为屏蔽层，在第一次沟槽的槽底蚀刻出第二次沟槽；

步骤7：对第二次沟槽的侧壁和底部进行第二次氧化，形成第二氧化层；

步骤8：在第二氧化层、第一氧化层和Si3N4侧墙表面淀积第一层多晶硅；第一层多晶硅填满第一次沟槽和第二次沟槽；

步骤9：Etchback去除第一层多晶硅，仅保留第二次沟槽内的第一层多晶硅；

步骤10：对沟槽内的第一层多晶硅的外露表面进行第三次氧化，在沟槽内的第一层多晶硅的外露面上形成第三氧化层；

步骤11：蚀刻掉Si3N4侧墙，将第一次沟槽的侧壁露出来；

步骤12：对蚀刻掉Si3N4侧墙所露出的外延材料表面进行第四次氧化(栅氧化)，形成第四氧化层(栅氧化层)；

步骤13：在第一氧化层表面以及第三氧化层、第四氧化层(栅氧化层)表面淀积第二层多晶硅(Gate Polysilicon)；第二层多晶硅(Gate Polysilicon)填满第一次沟槽；

步骤14：Etchback蚀刻掉所保留第一氧化层表面上的第二层多晶硅，保留第三氧化层、第四氧化层(栅氧化层)表面淀积的第二层多晶硅(Gate Polysilicon)；

步骤15：在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；

步骤16；在N+/P+层的表面上淀积CVD层并在CVD层上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；

步骤17：在CVD层上进行金属化。

2.如权利要求1所述的屏蔽栅MOSFET(SGT)的制作方法，其特征在于，所述第一次沟槽的宽度要比第二次沟槽的宽度要宽。

3.如权利要求1所述的屏蔽栅MOSFET(SGT)的制作方法，其特征在于，在蚀刻出第二次沟槽时，以Spacer和SiO2为屏蔽层。

4.如权利要求3所述的屏蔽栅MOSFET(SGT)的制作方法，其特征在于，所述Spacer材料是Si3N4材料。