[发明专利]半导体结构的制备方法及半导体结构

说明书

本公开提供一种半导体结构的制备方法及半导体结构。所述半导体结构的制备方法包括：提供一衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；所述隔离结构的部分表面形成第一凸起；在所述第一区域上形成第一栅介质层，去除所述第一凸起，在所述第二区域上形成第二栅介质层；在所述第一栅介质层形成第一栅极；在所述第二栅介质层形成第二栅极。所述半导体结构包括：衬底，包括第一区域、第二区域和隔离结构；第一栅介质层和第二栅介质层，分别位于所述第一区域和第二区域上方；第一栅极和第二栅极，分别位于所述第一栅介质层和第二栅介质层表面。本公开改善了隔离结构的过度刻蚀现象及引发晶体管待机漏电的技术问题。

技术领域

本公开涉及半导体领域，尤其涉及一种半导体结构的制备方法及半导体结构。

背景技术

在半导体领域，漏电一直是降低处理器良品率、阻碍性能提升和减少功耗的重要因素。而随着晶体管制程的缩小，处理器核心面积会减少，导致单位面积的能量密度大幅增高，漏电问题将更加凸显，如果不能很好解决，功耗反而会随之增大。而传统的二氧化硅栅极介电质的工艺已遇到瓶颈，因此为了能够很好的解决漏电问题，采用一种新的高K金属栅极结构(HKMG)。相比传统工艺，HKMG可使漏电显著减少，同时功耗也能得到很好的控制，使得晶体管密度显著提升，同时还能提供更高的性能和更低的功耗。

发明内容

本公开提供一种半导体结构的制备方法及半导体结构。

本公开提供了一种半导体结构的制备方法，包括：提供一衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；所述隔离结构的部分表面形成第一凸起；在所述第一区域上形成第一栅介质层，去除所述第一凸起，在所述第二区域上形成第二栅介质层；在所述第一栅介质层形成第一栅极；在所述第二栅介质层形成第二栅极。

在一些公开实施例中，包括：所述第一区域和第二区域表面形成第一硬掩膜层；在所述衬底表面形成第一掩膜层，所述第一掩膜层覆盖第一区域和部分所述隔离结构；以所述第一掩膜层为掩膜刻蚀所述隔离结构和第一硬掩膜层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层和第一硬掩膜层。

在一些公开实施例中，所述第一区域和第二区域表面形成第三栅介质层，所述第三栅介质层位于所述第一硬掩膜层下方。

在一些公开实施例中，以所述第一掩膜层为掩膜刻蚀所述隔离结构、第一硬掩膜层和第三栅介质层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层、第一硬掩膜层和第三栅介质层。

在一些公开实施例中，所述隔离结构的部分表面形成第一凸起之后，在所述第一区域、第一凸起和第二区域表面形成第二初始栅介质层；在所述第二初始栅介质层上方形成第二掩膜层，所述第二掩膜层覆盖所述第二区域和部分所述隔离结构，暴露所述第一凸起和第一区域；以所述第二掩膜层刻蚀所述第二初始栅介质层，形成第二栅介质层，所述第二栅介质层覆盖所述第二区域表面。

在一些公开实施例中，以所述第二掩膜层为掩膜刻蚀所述第一区域的所述第二初始栅介质层和所述第一凸起，去除所述第一区域上的第二初始栅介质层和第一凸起。

在一些公开实施例中，在所述第一区域上形成第一栅介质层包括，通过外延生长工艺形成所述第一栅介质层。

在一些公开实施例中，所述第一栅介质层采用的材料包括应变材料。

在一些公开实施例中，所述第一栅极和/或所述第二栅极包括：第二硬掩模层、金属层、缓冲层、及高介电常数层。

在一些公开实施例中，去除所述第一掩膜层采用干法刻蚀工艺。

在一些公开实施例中，所述隔离结构采用的材料包括SiO₂和/或SiON。

在一些公开实施例中，所述第二栅介质层采用的材料包括氧化物材料。