[发明专利]三维存储器及其制备方法、电子设备

说明书

本公开提供了一种三维存储器及其制备方法、电子设备，涉及半导体芯片技术领域，旨在解决提高三维存储器的结构稳定性的问题。所述三维存储器包括半导体层、叠层结构、沟道结构、第二介质层以及栅线隔离结构。叠层结构设置在半导体层上，包括交替叠置的第一介质层和栅极层。沟道结构贯穿叠层结构以及半导体层。第二介质层至少部分地设置在栅极层与沟道结构之间。栅线隔离结构贯穿叠层结构以及半导体层。栅线隔离结构包括绝缘隔离部，绝缘隔离部与半导体层接触。

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制备方法、电子设备。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

如何提升三维存储器制备过程的可靠性，提升三维存储器的结构稳定性是当前亟待解决的问题。

发明内容

本公开的实施例提供一种三维存储器及其制备方法、电子设备，旨在解决提高三维存储器的结构稳定性的问题。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种三维存储器。所述三维存储器包括第一半导体结构。所述第一半导体结构包括半导体层、叠层结构、沟道结构、第二介质层、以及栅线隔离结构。所述叠层结构设置在所述半导体层上，包括交替叠置的第一介质层和栅极层。所述沟道结构贯穿所述叠层结构以及所述半导体层。所述第二介质层至少部分地设置在所述栅极层与所述沟道结构之间。所述栅线隔离结构贯穿所述叠层结构和所述半导体层，所述栅线隔离结构包括绝缘隔离部，所述绝缘隔离部与所述半导体层接触。

在一些实施例中，所述第二介质层部分地还设置在所述第一介质层和所述栅极层之间。

在一些实施例中，所述绝缘隔离部与所述第一介质层的侧面接触。

在一些实施例中，所述半导体层为多晶硅层；和/或，所述第二介质层包括高介电常数材料。

在一些实施例中，所述栅极层包括金属化合物层和导体层，所述金属化合物层设置在所述导体层和所述第二介质层之间。

在一些实施例中，所述三维存储器还包括源极层，所述源极层设置在所述半导体层远离所述叠层结构的一侧，所述沟道结构与所述源极层耦接。

在一些实施例中，所述沟道结构包括半导体沟道和功能层，所述功能层设置在所述半导体沟道和所述叠层结构之间，所述半导体沟道与所述源极层耦接。所述功能层包括隧穿层和电荷存储层，所述隧穿层设置在所述第二介质层和所述半导体沟道之间，所述电荷存储层设置在所述隧穿层和所述第二介质层之间。其中，所述电荷存储层与所述第二介质层接触，或者，所述功能层还包括阻隔层，所述阻隔层设置在所述电荷存储层和所述第二介质层之间。

在一些实施例中，所述栅线隔离结构还包括导电部，所述导电部设置在所述绝缘隔离部内并延伸至所述源极层，所述导电部与所述源极层耦接。

在一些实施例中，所述三维存储器还包括第二半导体结构，所述第二半导体结构设置在所述第一半导体结构远离所述源极层的一侧。所述第二半导体结构与所述第一半导体结构耦接。