[发明专利]半导体元件及其制备方法

说明书

本案公开一种半导体元件及其制备方法。该半导体元件包括一第一堆叠结构设置于一第一基底；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边并与该第一堆叠结构操作性地关联；一第二堆叠结构设置于该第一堆叠结构，且一中间绝缘层设置于其间；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。

技术领域

本申请案主张2020年12月29日申请的美国正式申请案第17/136,812号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开是关于一种半导体元件及其制备方法。更具体地，一种具有介电全环绕电容的栅极全环绕半导体元件及其制备方法。

背景技术

半导体元件被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体元件的尺寸不断地缩小。然而，缩小尺寸导致了制程中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高半导体元件的性能、质量、良率和可靠性以及降低复杂度等方面仍然面临挑战。

上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。

发明内容

本公开的一方面提供一种半导体元件，其包括一第一堆叠结构设置于一第一基底；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边并与该第一堆叠结构操作性地关联；一第二堆叠结构设置于该第一堆叠结构，且一中间绝缘层设置于其间；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。

在一些实施例中，该半导体元件还包括一掩埋位元线，其设置于该第一基底内，且电性耦合至该第一杂质区域。

在一些实施例中，该掩埋位元线水平地远离该第一堆叠结构。

在一些实施例中，该半导体元件还包括多个第一内间隙壁，其设置于该第一杂质区域与所述栅极组合之间，且设置于该第二杂质区域与所述栅极组合之间。

在一些实施例中，该半导体元件还包括多个栅极间隙壁，其设置于所述栅极组合中最顶层的一个的相对的侧边上。

在一些实施例中，所述栅极间隙壁与所述第一内间隙壁包括相同的材料。

在一些实施例中，该半导体元件还包括多个第二内间隙壁，其设置于该第三杂质区域与所述电容次单元之间。

在一些实施例中，该半导体元件还包括一第四杂质区域，其与该第三杂质区域相对设置。

在一些实施例中，该第二杂质区域与该第三杂质区域通过一第一导电插塞电连接。

在一些实施例中，该半导体元件还包括一第一导电垫与一第一导电插塞，该第一导电垫设置于该第三杂质区域下，该第一导电插塞设置于该第一导电垫下且位于该第二杂质区域上。该第二杂质区域与该第三杂质区域通过该第一导电垫及第一导电插塞电性耦合。

在一些实施例中，所述第一半导体层中最底层的一个直接与该第一基底的顶面接触。

在一些实施例中，所述栅极组合中最底层的一个直接与该第一基底的顶面接触。

在一些实施例中，该半导体元件还包括一掩埋绝缘层，其设置于第一基底内，其中该第一堆叠结构设置于该掩埋绝缘层上。