[发明专利]高介电常数金属栅MOS晶体管及其制造方法

说明书

本发明公开了一种高介电常数金属栅MOS晶体管，包括：高介电常数金属栅以及自对准形成于所述高介电常数金属栅两侧的半导体衬底中的源漏区；源漏区的顶部的有源区金属零层形成于有源区金属零层开口中；在有源区金属零层开口底部暴露的源漏区的表面自对准形成有预非晶化离子注入区，在有源区金属零层开口的侧面形成有第一内侧墙，第一金属硅化物通过第一内侧墙所围区域自对准形成于预非晶化离子注入区中，有源区金属零层形成于第一内侧墙所围的区域中。通过设置第一内侧墙降低接触电阻并避免产生桥接。栅区金属零层开口中形成有第二内侧墙。本发明还公开了一种高介电常数金属栅MOS晶体管的制造方法。

技术领域

本发明涉及一种半导体集成电路，特别涉及一种高介电常数金属栅(HKMG)MOS晶体管及其制造方法。

背景技术

如图1所示，是现有高介电常数金属栅MOS晶体管的结构示意图；现有高介电常数金属栅MOS晶体管包括：

高介电常数金属栅102以及自对准形成于所述高介电常数金属栅102两侧的半导体衬底101中的源漏区。

通常，所述高介电常数金属栅102包括叠加的高介电常数层和金属栅。

高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底101中形成有鳍体(Fin)。所述鳍体是通过对所述半导体衬底101进行图形化刻蚀形成的。

在所述源漏区的形成区域中形成有嵌入式外延层104。

当高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层104的材料包括SiP。当高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层104的材料包括SiGe。

在所述源漏区的顶部形成有穿过层间膜的有源区金属零层107，所述有源区金属零层107形成于有源区金属零层开口中。

在所述有源区金属零层开口底部暴露的所述源漏区的表面自对准形成有第一金属硅化物108。所述有源区金属零层107的底部和所述第一金属硅化物108接触。

通常，所述高介电常数金属栅102的顶部形成有栅区金属零层(未显示)。

层间膜包括第零层层间膜105和第一层层间膜106。其中，所述第零层层间膜105的顶部表面和所述高介电常数金属栅102的顶部表面相平。所述高介电常数金属栅102是通过金属栅替换工艺形成，也即通过所述高介电常数金属栅102替换伪栅极结构形成。伪栅极结构包括伪栅介质层和多晶硅伪栅，在所述伪栅结构的侧面还形成有侧墙103，通过伪栅极结构和侧墙103的自对准定义下形成所述嵌入式外延层104并在所述嵌入式外延层104中进行源漏注入形成源漏区。之后形成所述第零层层间膜105，进行化学机械研磨或回刻工艺使得所述第零层层间膜105的顶部表面和所述伪栅极结构的顶部表面相平，这样也就使得所述伪栅极结构的顶部表面露出，之后直接去除所述伪栅极结构，然后再在所述伪栅极结构去除区域中形成所述高介电常数金属栅102。

随着工艺节点的不断缩小，所述高介电常数金属栅102之间的间距也会越来越小，所述有源区金属零层107的宽度和所述有源区金属零层107和所述高介电常数金属栅102之间的间距也会越来越小。当所述有源区金属零层107的宽度减少时，所述有源区金属零层107和底部的所述源漏区之间的接触面积会变小，接触电路会增加；而如果增加所述有源区金属零层107的宽度来降低接触电阻，则又会使得所述有源区金属零层107和所述高介电常数金属栅102之间的间距缩小，这又会容易使所述有源区金属零层107和所述高介电常数金属栅102之间产生桥接。

发明内容

本发明所要解决的技术问题是提供一种高介电常数金属栅MOS晶体管，能增加源漏区和有源区金属零层之间的接触面积并从而降低接触电阻，同时还能增加有源区金属零层和高介电常数金属栅之间的间距并从而能防止有源区金属零层和高介电常数金属栅之间产生桥接。本发明还提供一种高介电常数金属栅MOS晶体管的制造方法。