[发明专利]焊盘结构、半导体测试结构及半导体测试方法

说明书

本发明提供了一种焊盘结构、半导体测试结构及半导体测试方法，所述焊盘结构包括：绝缘介质层，形成于一衬底上；金属互连结构，形成于所述绝缘介质层中，所述金属互连结构包括相互绝缘的第一部分和第二部分；以及，焊盘，形成于所述绝缘介质层的顶部，所述绝缘介质层至少暴露出所述焊盘的顶表面，所述焊盘与所述第一部分电连接，所述焊盘与所述第二部分绝缘。本发明能够使得捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种焊盘结构、半导体测试结构及半导体测试方法。

背景技术

在集成电路制造中，会设计一些测试结构(test key)用于器件或工艺监测的测试。参阅图1a和图1b，衬底11上形成有绝缘介质层12，测试结构包括形成于绝缘介质层12中的至少两个焊盘结构以及与焊盘结构电连接的测试图案10(test pattern)，焊盘结构包括相互电连接的多层金属层13、导电插塞14以及焊盘15，相邻金属层13之间通过导电插塞14实现电连接，焊盘15的顶面被绝缘介质层12暴露出来以用于与卡针接触，多层金属层13中的一层或某几层电连接到测试图案10，测试时通过卡针与焊盘15接触以对测试图案10施加电压或电流。

为了便于测试时卡针与焊盘15接触，一般焊盘15的横截面的面积很大，与焊盘15电连接的多层金属层13的横截面的面积也很大；但是，在集成电路制造工艺过程中，某些工艺制程(例如刻蚀)会产生大量高能带电粒子(plasma)，这些高能带电粒子极易被焊盘15和金属层13这些大块的金属捕获，若高能带电粒子不能被及时导走(例如若衬底11为SOI衬底，中间的绝缘埋层将下层衬底和上层半导体层隔离开，焊盘结构捕获的高能带电粒子不能被下层衬底导走)，则会进入半导体器件中，对半导体器件的工作特性产生不利影响，导致半导体器件和工艺监测不能正常进行。

因此，如何改善焊盘结构捕获的高能带电粒子对半导体器件的影响是目前亟需解决的问题。

发明内容

本发明的目的在于提供一种焊盘结构、半导体测试结构及半导体测试方法，使得捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响。

为实现上述目的，本发明提供了一种焊盘结构，包括：

绝缘介质层，形成于一衬底上；

金属互连结构，形成于所述绝缘介质层中，所述金属互连结构包括相互绝缘的第一部分和第二部分；以及，

焊盘，形成于所述绝缘介质层的顶部，所述绝缘介质层至少暴露出所述焊盘的顶表面，所述焊盘与所述第一部分电连接，所述焊盘与所述第二部分绝缘。

可选地，所述第一部分和所述第二部分均包括多层金属层和多个导电插塞，多层所述金属层自下向上形成于所述绝缘介质层中，相邻层的所述金属层之间通过所述导电插塞电连接。

可选地，所述第一部分环绕形成于所述第二部分的外围。

可选地，所述第一部分为环形或长条形结构。

可选地，所述第一部分中的金属层的横截面积小于所述第二部分中的金属层的横截面积。

可选地，所述衬底包括自下向上的下层衬底、绝缘埋层和半导体层。

可选地，所述半导体层中形成有浅沟槽隔离结构。

可选地，所述浅沟槽隔离结构的底面与所述绝缘埋层接触，所述第一部分在所述半导体层上的垂直投影与所述浅沟槽隔离结构至少部分重叠，所述焊盘结构还包括通孔插塞，所述通孔插塞的一端与所述第一部分电连接，所述通孔插塞的另一端从所述绝缘介质层经所述浅沟槽隔离结构和所述绝缘埋层延伸至与所述下层衬底接触。

本发明还提供了一种半导体测试结构，包括：

衬底；