[发明专利]半导体存储装置及半导体存储装置的制造方法

说明书

实施方式提供具有高可靠性的半导体存储装置及其制造方法。半导体存储装置具备：第1层叠体，其具备具有第1平均晶体粒径的第1多晶半导体层、具有与第1平均晶体粒径相比较小的第2平均晶体粒径的第2多晶半导体层、第1多晶半导体层与第2多晶半导体层之间的中间层、与第2多晶半导体层相接设置且具有与第1平均晶体粒径相比较小的第3平均晶体粒径的第3多晶半导体层；第2层叠体，其设置于第1层叠体的上方，具有多个导电层和多个绝缘层，各个导电层及各个绝缘层交替层叠且沿第1方向延伸；半导体层，其沿与第1方向相交的第2方向贯穿第2层叠体，与第3多晶半导体层相接设置；以及存储器层，其沿第2方向贯穿第2层叠体，在第1方向上设置于半导体层与导电层之间。

相关申请

本申请要求以日本专利申请2021-36203号(申请日：2021年3月8日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

本发明的实施方式涉及半导体存储装置及半导体存储装置的制造方法。

背景技术

近年来，已知在存储单元阵列的下方具备周边电路的半导体存储装置。

发明内容

实施方式提供具有高可靠性的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：第1层叠体，其具备具有第1平均晶体粒径的第1多晶半导体层、具有与第1平均晶体粒径相比较小的第2平均晶体粒径的第2多晶半导体层、设置于第1多晶半导体层与第2多晶半导体层之间的中间层、与第2多晶半导体层相接设置且具有与第1平均晶体粒径相比较小的第3平均晶体粒径的第3多晶半导体层；第2层叠体，其设置于第1层叠体的上方，具有多个导电层和多个绝缘层，各个导电层及各个绝缘层交替层叠且沿第1方向延伸；半导体层，其沿与第1方向相交的第2方向贯穿第2层叠体，与第3多晶半导体层相接设置；以及存储器层，其沿第2方向贯穿第2层叠体，在第1方向上设置于半导体层与导电层之间。

附图说明

图1是表示存储器系统的构成例的框图。

图2是表示存储单元阵列110的电路构成的电路图。

图3是用于说明半导体存储装置的截面构造例的截面示意图。

图4是表示图3的局部的放大图。

图5是用于说明半导体存储装置的制造方法例的流程图。

图6至图14是表示半导体存储装置的制造中途的截面构造的一个例子的图。

图15是表示块擦除动作中施加擦除脉冲时的各配线的电压的时序图。

图16是用于说明使磷扩散至半导体层234的方法例的示意图。

图17是表示X-Y平面中的半导体层214与存储柱MP之间的重叠部的示意图。

具体实施方式

以下，参照附图说明实施方式。附图记载的各构成要素的厚度与平面尺寸之间的关系、各构成要素的厚度的比例等有可能与实物不同。另外，在实施方式中，对于实质上相同的构成要素，标注相同的标号，适当地省略说明。

图1是表示存储器系统的构成例的框图。存储器系统具备半导体存储装置101和存储器控制器102。

半导体存储装置101包括存储单元阵列110、命令寄存器111、地址寄存器112、定序器113、驱动器114、行解码器115和感测放大器116。

存储单元阵列110包含多个区块BLK【BLK0～BLK(L－1)(L为2以上的自然数)】。区块BLK是非易失地存储数据的多个存储晶体管MT的集合。

存储单元阵列110经由多个位线BL与感测放大器116连接。如后述所示，存储单元阵列110包括多个字线WL，经由该多个字线WL与行解码器115连接。各存储晶体管MT(存储单元)与多个字线WL之一及多个位线BL之一连接。