[发明专利]一种多芯片封装结构及封装方法

说明书

本发明提供一种多芯片封装结构及封装方法，该封装结构包括基板、依次堆叠设置在基板上的第一芯片和第二芯片以及包覆第一芯片和第二芯片的塑封层，第一芯片和第二芯片均与基板电连接；基板包括位于基板四周的布线区域和位于基板中间的非布线区域，非布线区域设置有凹槽，第一芯片设置在凹槽内。通过在基板的非布线区域设置的凹槽容置第一芯片，可以有效降低整个封装结构的尺寸。此外，在第一芯片通过粘接层(一般采用装片胶等胶水)固定在凹槽内时，所设置的凹槽还可以很好地控制装片胶的溢出，这样，在第一芯片采用引线键合的方式与基板电连接时，可以有效降低键合引线打不上的风险，同时可以有效地降低键合引线弧的相对高度，节约成本。

技术领域

本发明属于芯片封装技术领域，具体涉及一种多芯片封装结构及封装方法。

背景技术

多芯片封装、器件的小型化是半导体器件未来的发展方向。多芯片封装技术是一种可满足集成密度要求提升整机性能的封装工艺。一般可分为2D结构封装和3D结构封装，其各有优劣。为了迎合电子产品小型化及功能化的发展趋势，常常需要将两个以上的芯片，甚至包括电容、电阻及电感等被动元件集成在有限面积的封装结构中。

目前，常见的3D结构堆叠组合封装方案为基板上面装有一颗芯片，并通过键合线与基板相连，另一颗芯片以倒装的方式置于上方，并通过基板上延伸出来的导电凸块实现互连。这种组合结构存在以下缺点：(1)正装芯片是通过装片胶固定在基板上的，由于装片胶会有溢出，这就要控制键合线与芯片间的距离，被动元件及导电凸块也就相应的要往外移，增加了封装结构的平面尺寸；(2)基于目前倒装焊工艺制程能力的限制，倒装芯片装片时有触碰正装芯片焊线的风险，若提高导电凸块高度及倒装焊工艺制程能力，则需要更多的投入成本；(3)在对倒装芯片和正装芯片间的区域进行模流填充时，因空间(高度)不足有填不满的风险，影响产品可靠性。

针对上述问题，有必要提出一种设计合理且有效解决上述问题的多芯片封装结构及封装方法。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种多芯片封装结构及封装方法。

本发明的一方面提供一种多芯片封装结构，包括基板、依次堆叠设置在所述基板上的第一芯片和第二芯片以及包覆所述第一芯片和所述第二芯片的塑封层，所述第一芯片和所述第二芯片均与所述基板电连接；其中，所述基板包括位于所述基板四周的布线区域和位于所述基板中间的非布线区域，所述非布线区域设置有凹槽，所述第一芯片设置在所述凹槽内。

可选的，所述凹槽底壁横截面尺寸小于所述凹槽顶壁横截面尺寸。

可选的，所述凹槽的横截面尺寸自其顶壁向底壁依次减小。

可选的，所述凹槽的深度为所述基板厚度的1/3～1/2。

可选的，还包括粘接层和键合引线，所述粘接层夹设在所述第一芯片和所述凹槽底壁之间，所述键合引线的两端分别电连接所述第一芯片和所述基板。

可选的，还包括第一焊球，所述第一焊球夹设在所述第一芯片和所述凹槽底壁之间，所述第一焊球的两端分别电连接所述第一芯片和所述基板。

可选的，还包括导电凸块和第二焊球；所述导电凸块设置在所述布线区域；所述第二焊球夹设在所述导电凸块和所述第二芯片之间，所述第二焊球的两端分别电连接所述第二芯片和所述导电凸块。

可选的，所述塑封层包括第一塑封层和第二塑封层，所述第一塑封层包覆所述第一芯片，所述第二塑封层包覆所述第二芯片。

本发明的另一方面提供一种多芯片封装方法，所述封装方法包括：

提供基板，所述基板包括位于所述基板四周的布线区域和位于所述基板中间的非布线区域；

在所述非布线区域形成凹槽；