[发明专利]一种用于芯片互连的电镀钴镀液及配制方法

说明书

本发明涉及一种用于芯片互连的电镀钴镀液，属于电子制造技术领域。本发明的一种用于芯片互连的电镀钴镀液中各组分及电镀条件如下：主盐(以钴含量计)5‑20g/L、稳定剂1‑50g/L、缓冲剂10‑30g/L、晶粒细化剂1‑500mg/L、表面活性剂0.1‑1g/L、整平剂0.1‑1g/L、pH 3‑6、电流密度0.1‑3A/dm²、施镀温度50‑70℃。利用本发明公开的镀液所沉积的钴金属可以替代铜金属成为10nm以下芯片制程的互连材料，对微纳沟槽和微孔有良好的填充能力，有利于降低后段制程的寄生效应，提高芯片的可靠性。

技术领域

本发明属于电子制造技术领域，具体涉及一种用于芯片互连的电镀钴镀液及配制方法。

背景技术

大数据驱动的人工智能技术正处于时代的风口浪尖上，要实现这一技术需要显著地增强处理器的处理速度、内存容量，大大降低处理延迟，而这些性能受限于半导体制造技术的发展。目前半导体工艺制造中作为互连线路的材料铜已经到达其物理极限，具体表现为在纳米尺度下铜的电阻率随着尺寸的减小在不断地增大，同时铜在介质层的扩散系数比较大，容易导致线路短路等风险。IBM研发出双大马士革工艺(Dual Damascene)，先蚀刻出金属导线所需之沟槽与孔(TrenchVia)，并沉积一层薄薄的阻挡层(Barrier)与衬垫层(Liner)，之后再将铜回填，如此一来便可防止铜离子扩散。铜线尺寸大时，阻挡层层引起的电阻增加比例不大，可忽略不计。但是当芯片微缩到非常小，促使铜线的尺寸也逐渐缩小时，阻挡层贡献的电阻比例就愈来愈大。铜线横截面尺寸由200nm降到20nm时，氮化钽层电阻贡献度增加大于40倍。

不像是晶体管的体积越小，效能会越高，在金属镀层的接点和导线上，反而是体积越小，效能越差，如果把导线比喻成吸管，吸管越小是越容易阻塞。因此，导线材料的选择上有三个关键参考点，分别是填满能力、抗阻力、可靠度。在30nm以上的半导体制程中，“铝”在填满、可靠度两方面表现不佳，但“铜”则是十分称职，因此仍扮演很重要的材料。然而进入30nm以下高端工艺后，无论是钨、铝、铜的表现其实都不理想，相较之下，尤其在半导体10nm以下的高端技术中，“钴”在填满能力、抗阻力、可靠度三方面是异军突起。采用钴晶体管触点可显著降低电阻和变异性。根据研发结果，钴触点的电阻性降低了87％，可变性从10Ω以上(标准化)降低到0.06Ω左右。这些改进使得晶体管的固有性能得以更好地实现，因为由于电阻降低导致功耗更小，由于晶体管接触可变性降低导致良率更高。即使消除了晶体管的触点瓶颈，下一个性能瓶颈还有铜局部互连。虽然铜作为大块金属的电阻低于钴，但在10-15nm范围内存在一个交点，其中钴互连线的电阻低于铜。造成这种交叉的原因是电子平均自由程——铜大约是39nm，钴大约是10nm。电子平均自由程定义了电子在无散射的情况下在体材料中传播的长度。当特征值低于平均自由程时，在材料界面和晶界处会发生显著的散射，导致电阻增加；一个更小的电子平均自由路径允许电子以更少的碰撞通过窄线，从而产生更低的电流电阻。此外，钴相比于铜可以工作在更薄的阻挡层，因此钴互连的垂直电阻是较低的。基于上述原因，钴有助于在7nm及以下制造节点释放晶体管的全部潜力。

发明内容

本发明所要解决的技术问题是针对现有芯片制造技术中存在的电镀铜填充沟槽以及通孔内的空洞缺陷，以及现有超大规模集成电路制造技术中由于铜存在的迁移扩散以及在纳米尺度下导电率下降的问题，提供一种用于芯片互连的电镀钴镀液用于实现芯片的互连，同时也可满足其他微沟槽结构的填充和均匀金属钴层获取等应用需求。本发明提出的镀液稳定性好，镀层光亮细致，对沟槽及通孔的填充能力较好。

为解决上述技术问题，本发明实施例提供一种用于芯片互连的电镀钴镀液，镀液中各组分及电镀条件如下：

所述主盐为含有结晶水的钴无机酸盐。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，所述主盐为水合硫酸钴、水合氯化钴和水合硝酸钴中的一种或几种。