[发明专利]半导体元件及其制备方法

说明书

本公开提供一种半导体元件及其制备方法。该半导体元件具有一基底、一字元线、多个第一杂质区、一第二杂质区以及一绝缘膜。该字元线呈W形，并位在该基底中，且具有一底座以及一对脚部，该对脚部连接到该底座。所述第一杂质区设置在该基底中，并位在该字元线的任一侧上。该第二杂质区设置在该字元线的所述脚部之间。该绝缘膜设置在该基底中，其中该绝缘膜围绕该字元线设置。

技术领域

本申请案主张2020年4月10日申请的美国正式申请案第16/845,673号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体元件及其制备方法。特别是涉及一种具有凹入式存取元件(recessed access device，RAD)晶体管的半导体元件及具有该凹入式存取元件晶体管的该半导体元件的制备方法。

背景技术

各式不同半导体元件的制造商是具有微小化的共同目标，而所述半导体元件是例如存储器元件、逻辑元件以及微处理器。当特征尺寸缩减时，晶体管的电性操作(electrical operation)则变得更加困难。当由于微小化而使晶体管通道的宽度变得非常小时，则产生一个贡献给此困难的因素，短通道效应(short-channel effect)。即使一临界电压(Vt)并未施加到该栅极，而这会造成激活该晶体管。

已研发一种新型态的晶体管，如已知的一凹入式存取元件(recessed accessdevice，RAD)晶体管，以克服通过形成一较宽通道在相同水平空间中的现有晶体管所遭受的短通道效应。该RAD晶体管包括一晶体管栅极(字元线)，当从剖视图来看，其是部分形成在一半导体晶圆中的一沟槽内。该通道区是沿着该沟槽的整个表面所形成，借此提供一较宽通道而无须增加晶体管所要求的侧向空间的数量。然而，随着在动态随机存取存储器(DRAM)位元密度的增加，由于在蚀刻制程中的差异，使得在该晶体管栅极与源极/漏极接面深度之间的一重叠产生一复杂问题(challenge)。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一字元线、多个第一杂质区以及绝缘膜。该字元线设置在该基底中，并包括一底座以及一对脚部，该对脚部连接到该底座。所述第一杂质区设置在该基底中，并位在该字元线的任一侧上。该绝缘膜设置在该基底中，其中该绝缘膜围绕该字元线设置。

在本公开的一些实施例中，该半导体元件还包括一第二杂质区，设置在该基底中，并位在该字元线的所述脚部之间。

在本公开的一些实施例中，该第二杂质区具有一宽度，其是在距该字元线的该底座的距离增加的位置处逐渐增大。

在本公开的一些实施例中，该绝缘膜贴合到该字元线的所述脚部的各区段是相互连接。

在本公开的一些实施例中，该绝缘膜包括一对弯曲段以及一水平段，该对弯曲段贴合到该字元线的所述脚部，该水平段夹置在该字元线的该底座与该第二杂质区之间，并连接到所述弯曲段。

在本公开的一些实施例中，该基底与所述第一杂质区具有相同的导电类型，且所述第一杂质区与该第二杂质区具有不同导电类型。

在本公开的一些实施例中，该基底具有一第一掺杂浓度，且所述第一杂质区具有一第二掺杂浓度，而该第二掺杂浓度大于该第一掺杂浓度。

在本公开的一些实施例中，该基底包括一第一半导体层、一第二半导体层以及一隔离层，该隔离层夹置在该第一半导体层与该第二半导体层之间；该字元线、所述第一杂质区、该第二杂质区以及该绝缘膜设置在该基底的该第二半导体层中；且该字元线的所述脚部设置在该字元线的该底座与该隔离层之间。

在本公开的一些实施例中，该字元线的该底座与所述脚部为一体成形。