[发明专利]半导体存储器和数据写入方法

说明书

本申请实施例涉及一种半导体存储器和数据写入方法，所述半导体存储器包括：至少一个存储阵列，所述存储阵列包括多个数据存储单元和多个校验位存储单元；校验模块，用于接收写入数据，并根据所述写入数据生成校验数据；数据传输模块，分别与所述校验模块、所述存储阵列连接，用于传输所述写入数据至所述数据存储单元，并传输所述校验数据至所述校验位存储单元；其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长，所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。

技术领域

本申请实施例涉及存储器技术领域，特别是涉及一种半导体存储器和数据写入方法。

背景技术

半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。为了获得更高的数据读写可靠性，需要在半导体存储器中设置校验模块，以校验读取的数据是否准确，但是引入校验模块可能导致存储器的读写速度变慢，影响半导体存储器的性能。

发明内容

本申请实施例提供了一种半导体存储器和数据写入方法，可以优化半导体存储器的写入速度，提高半导体存储器的性能。

一种半导体存储器，包括：

至少一个存储阵列，所述存储阵列包括多个数据存储单元和多个校验位存储单元；

校验模块，用于接收写入数据，并根据所述写入数据生成校验数据；

数据传输模块，分别与所述校验模块、所述存储阵列连接，用于传输所述写入数据至所述数据存储单元，并传输所述校验数据至所述校验位存储单元；

其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长，所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。

在其中一个实施例中，所述校验数据的第一传输路径短于所述写入数据的第二传输路径，所述第一传输路径为所述数据传输模块与所述校验位存储单元之间的路径，所述第二传输路径为所述数据传输模块与所述数据存储单元之间的路径；

其中，所述第一传输路径与所述第一传输时长相对应，所述第二传输路径与所述第二传输时长相对应。

在其中一个实施例中，所述校验数据包括纠错校验数据，所述写入数据和所述纠错校验数据均包括多个数据位，且所述写入数据的数据位数量多于所述纠错校验数据的数据位数量，所述校验模块包括：

纠错校验单元，与所述数据传输模块连接，用于根据所述写入数据生成所述纠错校验数据；

其中，一个所述数据位的数据对应存储至一个数据存储单元或一个校验位存储单元，定义各数据位的所述写入数据由数据传输模块传输至对应的数据存储单元所需的传输时长为数据传输时长，定义各数据位的所述纠错校验数据由数据传输模块传输至对应的校验位存储单元所需的传输时长为校验传输时长。

在其中一个实施例中，所述第一传输时长为多个所述校验传输时长中的最大值，所述第二传输时长为多个所述数据传输时长中的最小值。

在其中一个实施例中，所述第一传输时长为多个所述校验传输时长中的平均值，所述第二传输时长为多个所述数据传输时长中的平均值。

在其中一个实施例中，所述第一传输时长为多个所述校验传输时长中的最大值，所述第二传输时长为多个所述数据传输时长中的最大值。

在其中一个实施例中，所述校验数据包括奇偶校验数据，所述写入数据包括多个数据位，所述奇偶校验数据包括一个数据位，所述校验模块包括：