[发明专利]掩膜结构、半导体结构及制备方法

说明书

本发明公开了一种掩膜结构、半导体结构及制备方法，掩膜结构的制备方法包括：图形化牺牲层及第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，图形结构下部的宽度小于图形结构上部的宽度；于图形结构的侧壁形成初始掩膜图形；于位于不同图形结构侧壁的相邻初始掩膜图形之间填充第一填充层；去除第二图形及位于第二图形侧壁的初始掩膜图形；去除第一填充层、第一图形，以于第一介质层的上表面形成第一掩膜图形，第一掩膜图形沿第一方向延伸；于第一掩膜图形上形成第二掩膜图形，第二掩膜图形沿第二方向延伸，第二方向与第一方向相交，以得到孔径大小均一和方向一致性较好的电容孔，增大电容存储电量，提高晶圆生产良率。

技术领域

本发明涉及集成电路以及电子元器件制造领域，尤其涉及一种掩膜结构、半导体结构及制备方法。

背景技术

随着半导体存储技术的快速发展，市场对半导体存储产品的存储能力提出了更高的要求。对于动态随机存储器(Dynamic Random Access Memory，简称： DRAM)来说，其中的存储电容的分布密度及单个电容的存储电量制约着电容存储器的存储能力及稳定性。

然而，现有的电容存储器在制备电容孔的过程中，一般需要形成双层掩膜图形，双层掩膜图形均呈规则排列，并从俯视图可观察到双层掩膜图形相互斜交，然后将这双层掩膜图形转移到目标掩膜层上，以定义出电容图案并制备电容管。由于旋涂硬掩膜层(Spin-On hardmask，SOH)材料本身具有松软和流动性较强等理化性质，形成呈现上窄下宽的图形结构，使得后续制备的双层掩膜图形呈现倾斜形貌，以使双层掩膜图形向下转移图形时易造成制备的电容孔存在孔径大小不一、刻蚀不足及电容孔方向一致性较差等缺陷，导致电容存储电量下降，最终影响晶圆良率。

发明内容

基于此，有必要针对现有技术制备电容孔的过程中，由于旋涂有机碳层材料的理化性质，造成制备的电容孔存在孔径大小不一、刻蚀不足及电容孔方向一致性较差等缺陷的技术问题，提供一种掩膜结构、半导体结构及制备方法，以提高制备电容孔的孔径均一性和电容存储电量。

为实现上述目的及其他相关目的，本申请的第一方面提出一种掩膜结构的制备方法，包括如下步骤：

形成由下至上依次叠置的第一介质层、牺牲层及第二介质层；

图形化所述牺牲层及所述第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，所述第一图形下部的宽度小于所述第一图形上部的宽度；

于所述图形结构的侧壁形成初始掩膜图形；

于位于不同图形结构侧壁的相邻所述初始掩膜图形之间填充第一填充层；

去除所述第二图形及位于所述第二图形侧壁的所述初始掩膜图形；

去除所述第一填充层、所述第一图形，以于所述第一介质层的上表面形成第一掩膜图形，所述第一掩膜图形沿第一方向延伸；

于所述第一掩膜图形上形成第二掩膜图形，所述第二掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交。

于上述实施例提供的掩膜结构的制备方法中，依次形成叠置的第一介质层、牺牲层及第二介质层，图形化牺牲层及第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，刻蚀过程中，控制刻蚀第一图形上下部分的刻蚀速率，以使第一图形下部的宽度小于第一图形上部的宽度；于图形结构的侧壁形成初始掩膜图形，并于位于不同图形结构侧壁的相邻初始掩膜图形之间填充第一填充层，以确保在后续刻蚀去除第二图形、第一填充层及初始掩膜图形后，预留的第一填充层可以保护第一掩膜图形不会出现倾斜现象；去除第一填充层、第一图形，以于第一介质层的上表面形成第一掩膜图形，第一掩膜图形沿第一方向延伸；于第一掩膜图形上形成第二掩膜图形，第二掩膜图形沿第二方向延伸，第二方向与第一方向相交。基于上述制备方法得到的第一掩膜图形和第二掩膜图形作为掩膜版向下刻蚀，得到孔径大小均一和方向一致性较好的电容孔，增大电容存储电量，提高晶圆生产良率。