[发明专利]半导体结构和形成集成电路结构的方法

说明书

本发明提供一种半导体结构，所述半导体结构包括：具有前侧和背侧的衬底；从衬底突出并由隔离部件包围的有源区域；形成于衬底的前侧上并设置在有源区域上的栅极堆叠件；形成于有源区域上并由栅极堆叠件插入的第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件；设置在第一S/D部件的顶面上的前侧接触部件；设置在第二S/D部件的底面上并电连接到第二S/D部件的底面的背侧接触部件；以及设置在具有第一厚度的第一S/D部件的底面和具有第二厚度的栅极堆叠件的底面上的半导体层，该第二厚度大于第一厚度。本申请的实施例还涉及形成集成电路结构的方法。

技术领域

本申请的实施例涉及半导体结构和形成集成电路结构的方法。

背景技术

集成电路已经发展到具有较小部件尺寸(例如7nm、5nm和3nm)的先进技术。在这些先进技术中，栅极间距(间隔)不断缩小，并且因此引发了栅极桥接问题。此外，为增强器件性能，通常需要三维晶体管，例如在鳍式有源区域上形成的三维晶体管。在鳍式有源区域上形成的那些三维场效应晶体管(FET)也称为FinFET。其他三维场效应晶体管包括全环栅FET。这些FET需要窄鳍宽度以进行短沟道控制，这导致了源极/漏极区域比平面FET要小。这将减少对准裕度，并引起进一步缩小器件间距和增加组装密度的问题。随着器件尺寸的缩小，电源线形成在衬底的背侧上。然而，现有的背侧电源轨仍然面临着各种挑战，包括短路、泄漏、布线电阻、对准裕度、布局灵活性以及组装密度。因此，需要用于鳍式晶体管和电源轨的结构和方法来解决这些问题，以提高电路性能和可靠性。

发明内容

本申请的一些实施例提供了一种形成集成电路结构的方法，包括：接收具有前表面和后表面的衬底，其中，所述衬底包括第一半导体材料的第一半导体层以及嵌入在所述第一半导体层下面的介电层；形成第一半导体膜和第二半导体膜相互交错的堆叠件，所述第一半导体膜和所述第二半导体膜具有不同的半导体材料；在所述衬底中形成隔离部件并延伸到所述介电层，从而限定由所述隔离部件包围的有源区域；在所述有源区域上形成横跨在第一源极/漏极(S/D)区域与第二源极/漏极(S/D)区域之间的栅极堆叠件；从所述衬底的前侧在所述第一源极/漏极区域中形成在所述隔离部件的顶面下方延伸的深沟槽；在所述深沟槽中填充第二半导体材料的第二半导体层，所述第二半导体材料与所述第一半导体材料不同；在所述第一源极/漏极区域和所述第二源极/漏极区域中形成第一源极/漏极部件和第二源极/漏极部件；从所述衬底的背侧选择性地去除所述第二源极/漏极部件下方的所述第一半导体材料，从而形成沟槽；用介电材料填充所述沟槽；以及从所述衬底的所述背侧选择性地去除所述第二半导体层，从而形成与所述第一源极/漏极部件自对准的背侧接触孔。

本申请的另一些实施例提供了一种形成集成电路结构的方法，包括：接收具有前表面和后表面的衬底，其中，所述衬底包括嵌入其中的介电层、覆盖所述介电层的第一半导体材料的第一半导体层以及在所述第一衬底上方的第一半导体膜和第二半导体膜的堆叠件，所述第一半导体膜和所述第二半导体膜具有不同的半导体材料并且交替堆叠；在所述衬底中形成隔离部件并延伸到所述介电层，从而限定由所述隔离部件包围的有源区域；在所述有源区域上形成横跨在第一源极/漏极(S/D)部件与第二源极/漏极(S/D)部件之间的栅极堆叠件；从所述衬底的前侧在所述第一源极/漏极区域中形成深沟槽，并且延伸穿过所述第一半导体层；在所述深沟槽中填充第二半导体材料的第二半导体层，所述第二半导体材料与所述第一半导体材料不同；从所述衬底的背侧选择性地去除所述第二源极/漏极部件下方的所述第一半导体材料，从而形成沟槽；用介电材料填充所述沟槽；从所述衬底的所述背侧选择性地去除所述第二半导体层，从而形成与所述第一源极/漏极部件自对准的背侧接触孔；以及在所述背侧接触孔中形成背侧接触部件。