[发明专利]多层3D箔封装

说明书

本发明涉及一种多层3D箔封装(100)和一种用于制造这种多层3D箔封装(100)的方法。3D箔封装(100)包括：箔衬底堆叠(150)，具有至少两个箔平面(E₁、E₂)，其中第一电绝缘箔衬底(110)被布置在第一箔平面(E₁)中，且其中第二电绝缘箔衬底(120)被布置在第二箔平面(E₂)中，其中第一箔衬底(110)包括第一主表面区域(110)，在该第一主表面区域上布置至少一个功能电子组件(113)，其中第二箔衬底(120)包括腔(124)，该腔(124)在第二主表面区域(122)中具有至少一个开口，其中箔衬底堆叠(150)内的箔衬底(110、120)一个在另一个之上地布置，使得布置在第一箔衬底(110)上的功能电子组件(113)被布置在设置于第二箔衬底(120)中的腔(124)内。

技术领域

本发明涉及用于电子器件、半导体器件等的多层3D箔封装(即，三维封装)或壳体。本发明的3D箔封装用于建立三维电子系统，具体地，三维集成电路。3D箔封装包括箔堆叠，该箔堆叠具有一个箔衬底在另一个箔衬底之上竖直布置的多个箔衬底。因此，该3D箔封装用于三维系统集成，并且因此与常规平面技术不同。另外，本发明涉及一种用于制造这种3D箔封装的方法。

背景技术

在三维或3D系统集成中，单个电子组件不仅在衬底上沿衬底的延伸方向水平布置，在平面技术中也是如此。但是，在3D系统集成中，电子组件还附加地一个在另一个之上竖直布置。这意味着电子组件分布在几个平面上。

因此，三维集成意味着器件的竖直连接(在机械和电气方面)。当与二维系统(平面技术)相比时，除其他事项外，三维集成电子系统的优点是较高的可实现的封装密度和较高的开关速度(由较短的传导路径引起)。

已知多种不同的3D集成技术。这些通常基于利用垂直引导通过晶片衬底的导电接触(TSV-硅通孔)。衬底可以是半导体晶片(包括IC元件)本身、或者由硅或玻璃制成的附加内插晶片。在硅衬底的情况下，导电过孔必须与周围的衬底电绝缘。在晶片衬底上制造这些过孔的技术很复杂，并且仅可以在特殊的半导体工厂中执行。在玻璃内插件的情况下，不再需要绝缘。然而，复杂的工序依然存在。另外，非常薄的玻璃内插晶片极易破裂。

晶片对晶片集成技术的另一个缺点是3D堆叠中的成品率损耗，这是因为通常晶片上的所有芯片元件都被接触，即，不具有电功能的那些芯片元件也被接触。

芯片对晶片集成是一种替代方案，其中预先选择已测试的IC。在芯片对晶片配置中的衬底包括较大的形貌。这带来了在每个平面中需要复杂的平面化的缺点。

另一类3D集成技术基于一个在另一个之上堆叠IC元件，这些IC元件被设置并与标准印刷电路板(PCB)材料接触。在这种情况下，印刷电路板平面的相对较高的厚度是有问题的，这导致在堆叠时的封装高度高并且还使得难以从3D堆叠内部散热。

还已知单床技术，其中将芯片元件嵌入在印刷电路板材料内。基本上也可以组装这样的PCB模块以形成3D堆叠，但是仍然存在结构高度高和散热性差的缺点。

因此，期望提供一种允许高集成密度而同时包括非常平坦的结构的3D堆叠或三维封装，其可以以低复杂度并因此以低成本来制造。

发明内容

提出了一种包括根据本公开示例实施例的特征的多层3D箔封装以实现该目的。另外，提出了一种用于制造这种多层3D箔封装的方法。3D箔堆叠及其制造方法的实施例和其他有利方面是各个从属权利要求的主题。