[发明专利]半导体存储装置

说明书

实施方式提供一种能够实现电特性的提高的半导体存储装置。实施方式的半导体存储装置具有：半导体柱，具有沟道且沿第一方向延伸，并在第二方向上隔着绝缘部而配置有多个；以及第一布线及第二布线，沿着第二方向配置于半导体柱的两侧。具有配置于沟道与第一布线之间的第一电极、配置于沟道与第二布线之间的第二电极、以及阻挡绝缘膜。沟道中的所述第一电极侧的沟道部与所述第二电极侧的沟道部经由连接沟道部而呈环状地相互连接。假定包含第一布线、第一电极、半导体柱、第二电极以及第二布线的截面，若规定截面中的第一沟道部的沿着第二方向的两端部的第一中点和截面中的第二沟道部的沿着第二方向的两端部的第二中点，则连结第一中点与第二中点的中心线相对于第二方向以任意的角度倾斜。

相关申请

本申请享受以日本专利申请2020－051387号(申请日：2020年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

提出了一种具有绝缘膜与字线交替地层叠而成的层叠体、以及贯通该层叠体的半导体柱的半导体存储装置。已知有在半导体柱的两侧分别隔着隧道绝缘膜而配置有浮置栅极电极的对置单元结构的半导体存储装置。在该对置单元结构的半导体存储装置中，已知有将对置的单元彼此的沟道连接的构造。在这样的半导体存储装置中，随着单元尺寸的微细化的发展，存在在对置单元间单元间容量增大、在对置的单元间干扰变大的问题。

发明内容

本发明要解决的课题在于，提供一种能够降低对置的单元间的单元间容量、并降低对置的单元间的干扰的半导体存储装置。

实施方式的半导体存储装置具有半导体柱、第一布线及第二布线、第一电极及第二电极、以及阻挡绝缘膜。所述半导体柱具有沟道并沿第一方向延伸，在与所述第一方向交叉的第二方向上隔开规定的间隔，隔着绝缘部而配置有多个。所述第一布线以及第二布线沿相对于所述第一方向交叉的第二方向延伸，沿该第二方向分别配置于所述半导体柱的两侧。所述第一电极配置于所述半导体柱的沟道与所述第一布线之间。所述第二电极配置于所述半导体柱的沟道与所述第二布线之间。具有配置于所述第一电极与所述第一布线之间的第一绝缘膜、以及配置于所述第二电极与所述第二布线之间的第二绝缘膜。在所述沟道中具有所述第一电极侧的沟道部与所述第二电极侧的沟道部。所述第一电极侧的沟道部与所述第二电极侧的沟道部经由配置于所述半导体柱的周围的连接沟道部而以包围所述半导体柱的周围的环状连接。在假定与所述第一方向交叉且包含所述第一布线、所述第一电极、所述半导体柱、所述第二电极、以及所述第二布线的截面的情况下，若规定所述截面中的所述第一沟道部的沿着所述第二方向的两端部与所述两端部的第一中点，并规定所述截面中的所述第二沟道部的沿着所述第二方向的两端部与所述两端部的第二中点，则连结所述第一中点与所述第二中点的中心线相对于所述第二方向以任意的角度倾斜。

附图说明

图1是表示第一实施方式的半导体存储装置的整体构成的立体图。

图2是沿着图1所示的层叠体的F2－F2线的剖面图。

图3是表示图2所示的单元构造体的形状、半导体柱的形状、沟道的形状的概要以及与它们的倾斜角度的关系的剖面图。

图4是沿着图2所示的层叠体的F4－F4线的剖面图。

图5是沿着图2所示的层叠体的F5－F5线的剖面图。

图6是表示第二实施方式的半导体存储装置的一部分的剖面图。

图7是表示第三实施方式的半导体存储装置的一部分的剖面图。

图8是表示第四实施方式的半导体存储装置的一部分的剖面图。

附图标记说明