[发明专利]半导体装置

说明书

本实施方式的半导体装置具备：多层的配线基板，具有多个配线层；第一半导体芯片，安装于所述配线基板；以及粘接层，将所述第一半导体芯片粘接于所述配线基板，在所述配线基板形成的配线具有部分地加粗线宽的宽幅部。

本申请以在2020年03月17日提出申请的第2020－046190号在先日本专利申请为基础并对其主张优先权，并且引用该原专利申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

为了实现半导体装置的小型化、高速化、高功能化等，将多个半导体芯片层叠并密封在一个封装体内的构造的半导体存储装置等半导体装置得到实际应用。半导体存储装置具有这样的构造，例如在配线基板上通过FOD(Film On Device，设备上薄膜)材料埋设控制器芯片并粘接，在FOD材料上层叠多段存储器芯片。

对于这样的半导体装置，存储器芯片的层叠数量增加。具备层叠有多段的FOD材料的半导体装置有可能由于热应力等而在FOD材料的应力集中的部分产生龟裂。

另一方面，例如对于PCIe(Peripheral Component Interconnect Express，周边装置互连高速)等高速配线的情况，为了对频率例如1GHz以上的信号进行传输而需要阻抗控制，难以为了使其不易受到该龟裂的影响而加粗线宽。

发明内容

一个实施方式提供一种半导体装置，即使是需要阻抗控制的高速配线的情况，也能够减小因将半导体芯片粘接于配线基板的粘接层的龟裂导致的影响。

实施方式的半导体装置具备：多层的配线基板，具有多个配线层；第一半导体芯片，安装于所述配线基板；以及粘接层，将所述第一半导体芯片粘接于所述配线基板，在所述配线基板形成的配线具有部分地加粗线宽的宽幅部。

根据上述的结构，能够提供一种半导体装置，即使是需要阻抗控制的高速配线的情况，也能够减小因将半导体芯片粘接于配线基板的粘接层的龟裂导致的影响。

附图说明

图1是表示有关实施方式的半导体装置的结构的剖面图。

图2是表示有关实施方式的配线基板的主要部分结构的剖面图。

图3是表示有关实施方式的配线基板的主要部分结构的俯视图。

图4是表示有关实施方式的配线基板的主要部分结构的俯视图。

图5是表示有关实施方式的配线基板的主要部分结构的俯视图。

图6是表示不具有浮置图案的情况下的焊盘部的结构例的图。

具体实施方式

下面，参照有关实施方式的附图进行说明。另外，在各附图中对实质上相同的结构部位标注相同的标号，有时省略部分说明。附图是示意性的图，有时厚度和平面尺寸的关系、各部分的厚度的比率等与实际状况不同。说明中的上下等表示方向的用语，在没有特别说明的情况下，表示将后述的基板的半导体芯片安装面作为上的相对方向，存在与以重力加速度方向为基准的现实方向不同的情况。

图1是表示有关实施方式的半导体装置(半导体封装体)的剖面图。图1所示的半导体封装体1具备：配线基板2；第一半导体芯片3，安装于配线基板2上；第一粘接层(FOD)4，埋设第一半导体芯片3，并粘接于配线基板2；多个第三半导体芯片6构成的层叠体7，与第一粘接层4粘接，并固定于不具备电极的第二半导体芯片5上；以及密封树脂层8，设置于配线基板2上，将第一半导体芯片3和第三半导体芯片6构成的层叠体7等密封。第二半导体芯片5是垫片基板，使用硅晶片，另外也可以使用聚酰亚胺等树脂和玻璃等的板作为垫片基板。