[发明专利]具有双层电容结构的DRAM、半导体器件及其制造方法

说明书

本申请涉及一种存储单元结构、存储器及包括该存储器的半导体器件，存储单元包括：半导体基底；位于半导体基底上的沟槽式电容器；位于所述沟槽式电容器上方的堆叠型电容器。通过本申请实施方式中的双层电容器结构的存储器，在较小的单位尺寸面积(4F²)条件下，实现了存储容量的大幅提高。

技术领域

本申请涉及具有双层电容结构的DRAM及其制造方法，还涉及包括该DRAM的半导体器件、电子设备及其制造方法。

背景技术

典型的半导体器件包括多个存储单元阵列和多个感测放大器阵列，该多个存储单元阵列具有用于根据地址来储存并输出数据的多个单位单元，该多个感测放大器阵列用于放大并输出从单元阵列输出的数据信号。

为了快速提高存储器的集成度和可扩展性，半导体器件的集成密度被不断增加，半导体器件的设计尺寸标准也随之不断减小。为了应对提高集成度的问题，增大净裸片(Net Die)，并改善存储器性能和降低制造成本，已提出有一种具有在半导体衬底上形成柱状半导体层，且在柱状半导体层的侧壁以围绕柱状半导体层的方式所形成栅极(gate)的垂直型的环绕栅极式晶体管(Surrounding Gate Transistor，SGT)，具体的，环绕栅极式晶体管存储单元如图1所示，漏极11设置在字线(Wordline，WL)和位线(Bitline，BL)BL之间，在漏极11上方的字线WL内设置有沟道12以及环绕该沟道12的栅极绝缘件13；并且源极14设置在沟道12以及栅极绝缘件13的上方，而电容器15设置在源极14上方，电容器15的上部接地线。这里，漏极11，栅极绝缘件13和源极14形成一晶体管，而该晶体管与电容器15形成一存储单元10，该存储单元10垂直形成在位线BL和字线WL的交叉点上。

当使用上述SGT型存储单元形成DRAM(动态随机存取存储器)时，在SGT中因漏极(Drain)、栅极(Gate)以及源极(Source)配置于垂直方向，可构成交叉点(Cross Point)型的存储器单元阵列(Memory Cell Array)，所以理论上可以实现4F²(F是精细图案(FinePattern)之间的最小距离，代表了最小关键尺寸)的单元尺寸(Cell Size)。因此，与使用具有6F²或8F²的单元尺寸的现有的平面型晶体管(Planar Type Transistor)的DRAM相比，可大幅地缩小单元尺寸。

上述存储单元就是通常意义上的1T/1C嵌入式DRAM单元(DRAM Cell)，即一个T(Transistor)对应一个C(Capacitor)，在一个位线BT上具有一个栅极结构(Gate)和一个电容器结构(Capacitor)，虽然这种技术能达到减少存储单元占用面积的目的，但在提高电容器的有效面积，即提高数据存储容量方面则并无增益。

发明内容

本申请的目的是通过以下技术方案实现的：

根据一个或多个实施例，本申请公开了一种存储单元结构，包括：

半导体基底；

位于所述半导体基底内的沟槽式电容器；

沿第一方向延伸的第一栅极字线；

在所述第一栅极字线上方沿第二方向延伸的位线；

在所述位线上方沿所述第一方向延伸的第二栅极字线；

位于所述第二栅极字线上方的堆叠型电容器；

竖直型有源区埋入基底并分别与所述沟槽式电容器、第一栅极字线、位线、第二栅极字线和堆叠型电容器电连接。

根据一个或多个实施例，本申请还公开了一种存储器结构，包括多个存储模块，所述存储模块由上述的存储单元结构组成。

根据一个或多个实施例，本申请还公开了一种存储单元结构的制造方法，其包括以下工艺步骤：