[发明专利]半导体装置及其制造方法

说明书

半导体装置具备半导体部、在上述半导体部的背面及表面设置的第1电极、第2电极、在上述表面侧设置的沟槽的内部的控制电极及场板。上述半导体部包含第1导电型的第1层及第3层、第2导电型的第2层。上述第2层设置于上述第1层与上述第2电极之间，上述第3层选择性地设置于上述第2层与上述第2电极之间。上述场板通过第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘。上述控制电极经由上述第1绝缘膜而从上述半导体部电绝缘。上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

作为半导体装置之一的沟槽栅极型MOSFET中，存在具有将栅极电极及场板配置在栅极沟槽的内部的构造的沟槽栅极型MOSFET。

例如，为了降低MOSFET的沟道电阻，优选使沟槽栅极高密度化并使反型沟道较宽，但沟槽栅极之间的电流的流路变窄，导致导通电阻上升的情况存在。对此，通过提高漂移层的杂质浓度能够避免导通电阻的上升，但MOSFET的截止状态下的耐压降低。因此，为了实现低导通电阻和高耐压，在栅极沟槽的内部配置场板。但是，若配置场板，则漏极源极电极间的寄生电容变大。

现有技术文献

专利文献

专利文献1：日本特开2017－162909号公报

发明内容

实施方式提供能够降低包含场板的沟槽栅极构造中的源极漏极间电容的半导体装置及其制造方法。

根据一个实施方式，半导体装置具备：半导体部，包括第1导电型的第1半导体层；第1电极，设置于上述半导体部的背面；第2电极，设置于上述半导体部的表面；控制电极，配置于上述第2电极与上述半导体部之间，并配置于在上述半导体部的上述表面侧设置的沟槽的内部，经由第1绝缘膜而从上述半导体部电绝缘；以及场板，设置于上述沟槽的内部。上述场板位于上述第1电极与上述控制电极之间，通过上述第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘，经由第3绝缘膜而从上述控制电极电绝缘。上述半导体部还包括：第2导电型的第2半导体层，设置于上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜而与上述控制电极相对；和第1导电型的第3半导体层，选择性地设置于上述第2半导体层与上述第2电极之间。上述第1绝缘膜包含位于上述第1半导体层与上述第2绝缘膜之间的部分，上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。

附图说明

图1是表示实施方式的半导体装置的示意剖视图。

图2是表示实施方式的半导体装置的制造过程的示意剖视图。

图3是表示继图2之后的制造过程的示意剖视图。

图4是表示继图3之后的制造过程的示意剖视图。

图5是表示继图4之后的制造过程的示意剖视图。

图6是表示继图5之后的制造过程的示意剖视图。

图7是表示继图6之后的制造过程的示意剖视图。

图8是表示实施方式的变形例涉及的半导体装置的示意剖视图。

符号说明

1、2…半导体装置，10…半导体部，11…n型漂移层，13…p型扩散层，15…n型源极层，17…p型接触层，19…n型漏极层，20…漏极电极，30…源极电极，30e…接触部，40…栅极电极，40f、50f…导电膜，45、55、57…绝缘膜，47…层间绝缘膜，50…场板，100…硅晶片，CT…接触沟槽，GT…栅极沟槽。

具体实施方式