[发明专利]半导体装置的制造方法在审
申请号: | 202010120010.4 | 申请日: | 2020-02-26 |
公开(公告)号: | CN111681989A | 公开(公告)日: | 2020-09-18 |
发明(设计)人: | 野泽秀二;山口达也;李善佶 | 申请(专利权)人: | 东京毅力科创株式会社 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人: | 刘新宇;李茂家 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 装置 制造 方法 | ||
本发明涉及半导体装置的制造方法。[课题]削减导体装置的制造工序。[解决方案]半导体装置的制造方法包括:第1层叠工序、第2层叠工序和脱离工序。第1层叠工序中,在形成有凹部的基板上层叠聚合物膜,所述聚合物膜是通过多种单体的聚合而生成的具有脲键的聚合物的膜。第2层叠工序中,在至少凹部的底部和侧壁由聚合物膜所覆盖的状态下,在基板上层叠封固膜。脱离工序中,将基板加热至第1温度,从而使聚合物膜解聚,使封固膜的下层的聚合物膜借助封固膜而脱离。
技术领域
本公开的各种方面和实施方式涉及半导体装置的制造方法。
背景技术
例如,下述专利文献1中公开了如下技术:在多层结构的半导体装置中,利用作为由层间绝缘膜埋入基板上的凹部时的埋入不良形成的空间(气隙),从而减小层间绝缘膜的相对介电常数。形成有气隙的层间绝缘膜的上表面通过化学机械研磨(CMP)法而平坦化。而且,层间绝缘膜上层叠有隔离膜。
现有技术文献
专利文献
专利文献1:日本特开2012-54307号公報
发明内容
本公开提供能削减半导体装置的制造工序的半导体装置的制造方法。
本公开的一方面为一种半导体装置的制造方法,其包括:第1层叠工序、第2层叠工序和脱离工序。第1层叠工序中,在形成有凹部的基板上层叠聚合物膜,所述聚合物膜是通过多种单体的聚合而生成的具有脲键的聚合物的膜。第2层叠工序中,在至少凹部的底部和侧壁由聚合物膜所覆盖的状态下,在基板上层叠封固膜。脱离工序中,将基板加热至第1温度,从而使聚合物膜解聚,使封固膜的下层的聚合物膜借助封固膜而脱离。
根据本公开的各种方面和实施方式,能削减半导体装置的制造工序。
附图说明
图1为示出本公开的一实施方式中的半导体制造装置的一例的纵截面图。
图2为示出本公开的一实施方式中的半导体制造装置的一例的横截面图。
图3为示出处理容器与等离子体生成盒的位置关系的一例的示意图。
图4为示出本公开的第1实施方式中的半导体装置的制造方法的一例的流程图。
图5为示出基板的截面的一例的图。
图6为示出层叠聚合物膜后的基板的截面的一例的图。
图7为示出层叠封固膜后的基板的截面的一例的图。
图8为示出去除了聚合物膜后的基板的截面的一例的图。
图9为示出在封固膜上层叠其他膜后的基板的截面的一例的图。
图10为示出本公开的第1实施方式中的实验结果的一例的基板的截面图。
图11为示出本公开的第2实施方式中的半导体装置的制造方法的一例的流程图。
图12为示出去除了聚合物膜的一部分后的基板的截面的一例的图。
图13为示出层叠封固膜后的基板的截面的一例的图。
图14为示出本公开的第2实施方式中的实验结果的一例的截面图。
图15为示出本公开的第2实施方式中的实验结果的一例的截面图。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造