[发明专利]半导体存储装置

说明书

实施方式提供一种能够改善良率的半导体存储装置。实施方式的半导体存储装置包括衬底、第1至第3导电体层、第1半导体层、及第1绝缘体层。衬底SUB包括第1区域MR、第2区域PR、及第3区域BR。多个第1导电体层23于第1区域内相互分离地设于衬底的上方。多个第2导电体层25相互分离地设于最上层的第1导电体层的上方。第1半导体层MP贯通第1及第2导电体层而设置。第3导电体层62于第2区域内设于衬底的上方。第1绝缘体层包括在第2区域内设于第3导电体层的上方且比最上层的第1导电体层更靠上层的第1部分59U，及在第3区域内与衬底的表面接触、且与第1部分连续设置的第2部分59S。第2部分划分第1区域及第2区域。

[相关申请]

本申请案享有以日本专利申请2019-155808号(申请日：2019年8月28日)为基础申请的优先权。本申请案通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知一种能够非易失地存储数据的NAND(Not And，与非)型闪存。

发明内容

实施方式提供一种能够改善良率的半导体存储装置。

实施方式的半导体存储装置包括衬底、多个第1导电体层、多个第2导电体层、第1半导体层、第3导电体层、及第1绝缘体层。衬底包括包含记忆胞的第1区域、包含控制记忆胞的电路的第2区域、及划分第1区域及第2区域的第3区域。多个第1导电体层于第1区域内相互分离地设于衬底的上方。多个第2导电体层相互分离地设于多个第1导电体层中的最上层的第1导电体层的上方。第1半导体层贯通多个第1导电体层及多个第2导电体层而设置。第3导电体层于第2区域内设于衬底的上方。第1绝缘体层包括在第2区域内设于第3导电体层的上方且比最上层的第1导电体层更靠上层的第1部分，及在第3区域内与衬底的表面接触、且与第1部分连续设置的第2部分。第2部分划分第1区域及第2区域。

附图说明

图1是实施方式的半导体存储装置的框图。

图2是实施方式的半导体存储装置所具备的记忆胞阵列的电路图。

图3是表示实施方式的半导体存储装置的平面布局的一例的俯视图。

图4是表示实施方式的半导体存储装置的存储区域中的平面布局的一例的俯视图。

图5是表示实施方式的半导体存储装置的存储区域内的胞区域中的剖面构造的一例的剖视图。

图6是表示实施方式的半导体存储装置中的存储柱的剖面构造的一例的剖视图。

图7是表示实施方式的半导体存储装置的存储区域内的引出区域中的剖面构造的一例的剖视图。

图8是表示实施方式的半导体存储装置的周边电路区域中的剖面构造的一例的剖视图。

图9是表示实施方式的半导体存储装置中的阻断部的平面布局的一例的俯视图。

图10是表示实施方式的半导体存储装置的制造方法的一例的流程图。

图11～29是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。

图30是表示实施方式的比较例的半导体存储装置的制造工序中的氢的侵入路径的一例的剖视图。

图31是表示实施方式的半导体存储装置的制造工序中的氢的侵入路径的一例的剖视图。

图32是表示实施方式的第1变形例的半导体存储装置的制造中途的剖面构造的一例的剖视图。

图33是表示实施方式的第2变形例的半导体存储装置的制造中途的剖面构造的一例的剖视图。