[发明专利]半导体存储装置

说明书

实施方式提供一种能够实现可靠性提升的半导体存储装置。实施方式的半导体存储装置具有积层体、第1群的多个柱状体、第2群的多个柱状体、及绝缘膜。所述第2群的多个柱状体是相对于所述第1群的多个柱状体配置在第2方向上。所述绝缘膜在所述积层体内以所述第2方向延伸。所述绝缘膜在与所述第2方向交叉的第3方向上分隔所述积层体。所述绝缘膜包含第1部分、第2部分、及第3部分。所述第1部分在所述第3方向上与所述第1群的多个柱状体相邻。所述第2部分在所述第3方向上与所述第2群的多个柱状体相邻。所述第3部分存在于所述第1部分与所述第2部分之间。所述绝缘膜在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。

[相关申请案]

本申请案享有以日本专利申请案2019-170455号(申请日：2019年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置之一，已知有将存储单元三维积层而成的NAND(Not And，与非)型快闪存储器。

发明内容

本发明的实施方式提供一种能够实现可靠性提升的半导体存储装置。

实施方式的半导体存储装置具有积层体、第1群的多个柱状体、第2群的多个柱状体、及绝缘膜。在所述积层体中，在第1方向上积层有导电层。所述第1群的多个柱状体在所述积层体内以所述第1方向延伸。在所述第1群的多个柱状体与所述导电层的交叉部分分别形成有存储单元晶体管。所述第2群的多个柱状体相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上。所述第2群的多个柱状体分别包含绝缘材料。所述绝缘膜在所述积层体内以所述第1方向及所述第2方向延伸。所述绝缘膜在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体。所述绝缘膜包含第1部分、第2部分、及第3部分。所述第1部分在所述第3方向上与所述第1群的多个柱状体相邻。所述第2部分在所述第3方向上与所述第2群的多个柱状体相邻。所述第3部分存在于所述第1部分与所述第2部分之间。所述绝缘膜在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。

附图说明

图1是第1实施方式的半导体存储装置的俯视图。

图2是第1实施方式的半导体存储装置的剖视图。

图3是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图4是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图5是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图6是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图7是第2实施方式的半导体存储装置的俯视图。

图8是第3实施方式的半导体存储装置的俯视图。

图9是第3实施方式的半导体存储装置的剖视图。

图10是第4实施方式的半导体存储装置的俯视图。

图11是第4实施方式的半导体存储装置的剖视图。

图12是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图13是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图14是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图15是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。

图16是第5实施方式的半导体存储装置的俯视图。