[发明专利]在导电插塞上具有导电顶盖层的半导体元件及其制备方法

说明书

本公开提供一种在导电插塞上具有导电顶盖层的半导体元件及其制备方法。该半导体元件具有一半导体基底、配置在该半导体基底上的一第一字元线与一第二字元线，以及配置在该第一字元线与该第二字元线之间的一导电插塞。该导电元件亦具有配置在该导电插塞上的一导电顶盖层，其中该导电顶盖层覆盖该导电插塞的一顶表面与一侧壁表面的一部分。该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。

技术领域

本公开主张2019/05/24申请的美国正式申请案第16/422,608号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体元件及其制备方法。特别涉及一种在一导电插塞上具有导电顶盖层的半导体元件及其制备方法。

背景技术

由于结构简化，动态随机存取存储器(dynamic random access memories，DRAMs)可比其他类型的存储器提供每一单位芯片更多的存储器胞(memory cells)，例如静态随机存取存储器(static random access memories，SRAMs)。一DRAM是由多个DRAM胞所组成，其每一个是包括一电容器以及一晶体管，该电容器是用于存储信息，该晶体管是耦接该电容器并用于调节当电容器充电或放电时的时间。在一读取(read)操作期间，一字元线(wordline，WL)为确证(asserted)，并导通(turning on)晶体管。所述已致动(enabled)的晶体管允许电压通过一感测放大器(sense amplifier)通过一位元线(bit line，BL)通过该电容器而被读取。在写入(write)操作期间，当字元线(WL)已确证时，在位元线(BL)上提供被写入的数据(data)。

为了满足存储器除数量一直增加的需求，DRAM胞的尺寸(dimensions)已经持续地缩减，结果DRAMs的封装密度已经增加不少。因此，当晶体管与电容器的尺寸已变得更小时，字元线与位元线的线宽亦已变得更小且相邻二字元线或位元线的距离亦已缩减。在传统的DRAM设计中，由于一位元线接触插塞连接该位元线与一漏极区，而所述位元线是配置在该位元线接触插塞的一顶部上，因此在位元线形成之前，通常发生位元线接触插塞的形成。然而，当位元线与位元线接触插塞并未正确对准时，则会产生问题。值得注意地，当DRAM胞的特征尺寸(feature sizes)缩减时，则会增加如此问题的可能性。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一半导体基底；配置在该半导体基底上的一第一字元线与一第二字元线；以及配置在该第一字元线与该第二字元线之间的一导电插塞。该半导体元件还具有配置在该导电插塞上的一导电顶盖层，其中该导电顶盖层覆盖该导电插塞的一顶表面以及一侧壁表面的一部分。该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。

在本公开的一些实施例中，该导电插塞包含铜，且该导电顶盖层包含铜锗合金。

在本公开的一些实施例中，该导电插塞的该侧壁表面直接在该第一字元线与该第二字元线上。

在本公开的一些实施例中，所述的半导体元件还包括一介电层，配置在该第一字元线与该第二字元线上，其中该导电插塞的该侧壁表面的该部分是从该介电层突伸。

在本公开的一些实施例中，该导电顶盖层直接接触该介电层。

在本公开的一些实施例中，所述的半导体元件还包括一导电通孔，配置在该位元线与该导电顶盖层之间，其中该导电顶盖层的一宽度大于该导电通孔的一宽度，且该位元线通过该导电通孔与该导电顶盖层而电性连接该导电插塞。