[发明专利]半导体结构、晶体管、可变电容及元器件

说明书

本发明提供了一种半导体结构，包括：衬底以及位于衬底上的栅极结构，所述衬底包括势阱，势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。本发明还提供了一种晶体管和一种可变电容，均包括如上述所述的半导体结构。本发明还提供了一种元器件，包括晶体管以及位于所述晶体管旁边的可变电容，晶体管和可变电容的势阱相同。在本发明提供的半导体结构、晶体管、可变电容及元器件中，晶体管和可变电容的势阱为同一类型的势阱，由于是同一类型的势阱，无需考量类似N型势阱和P型势阱之间的最小隔离需求，可以有效缩减版图面积。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种半导体结构、晶体管、可变电容及元器件。

背景技术

随着物联网和可穿戴技术的发展，要求更小的电路来实现更多功能，面积的缩减可以从两方面，一种是集成电路技术节点的前进，从90nm，55nm，40nm，28nm，14nm，甚至到7nm，技术节点的进步可以使单位面积容纳更多的晶体管，从而实现芯片的面积缩减，另一种是设计的优化，包含功能设计的优化，例如对于高电压的运用，将原有的多级的增压，利用电容实现级数缩减)，还有就是版图的优化，通过优化版图的摆放和设计规则的优化来实现小面积芯片设计。

对于常用的器件，如晶体管，电容，电阻，二极管，三极管，其都有对应的规则来规定画法和相对的距离要求。对于可变电容结构，目前55nm低功耗逻辑使用的利用衬底掺杂类型，源漏极与多晶硅掺杂相同的类似晶体管的薄氧化硅结构来形成的可变电容器(薄氧化硅，单位面积可以提供更多的电容)，这种结构与原有的二极管的可变电容器相比的优点是与互补型晶体管(CMOS)制造工艺完全兼容，而且与晶体管搭配使用，可以消除原有单纯二极管与多晶硅之间多晶硅密度差异导致的刻蚀负载效应。虽然这种电容结构可以降低对应的面积，但是其中用到N型沟道晶体管(NMOS)与N型变容二极管(N varactor)时。由于NMOS在P型势阱中，而N型可变电容器在N型势阱中，二者的势阱需要一定的距离间隔，以及N型势阱与N型有源区也有距离的要求，导致二者连接使用时面积增加，不利于芯片面积的缩减。

发明内容

本发明的目的在于提供一种半导体结构、晶体管、可变电容及元器件，可以消除晶体管和可变电容因为势阱不同而对晶体管和可变电容的距离的要求，最终可以缩减版图面积。

为了达到上述目的，本发明提供了一种半导体结构，包括：衬底以及位于所述衬底上的栅极结构，所述衬底包括势阱，所述势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。

可选的，在所述的半导体结构中，所述势阱为P型势阱或N型势阱。

可选的，在所述的半导体结构中，当势阱为P型势阱时，注入所述第一通道和所述第二通道的离子为输入/输出N型器件浅轻掺杂离子，注入所述第三通道和所述第四通道的离子为源漏极N型掺杂离子；当势阱为N型势阱时，注入所述第一通道和所述第二通道的离子为源漏极N型掺杂离子，注入所述第三通道和所述第四通道的离子为输入/输出N型器件浅轻掺杂离子。

可选的，在所述的半导体结构中，所述栅极结构包括：位于所述衬底上的浮栅和位于所述浮栅两侧的ONO层以及位于所述ONO两侧的控制栅。

可选的，在所述的半导体结构中，第三通道位于第一通道内，第四通道位于第二通道内。

可选的，在所述的半导体结构中，所述第三通道位于所述第一通道左侧，所述第四通道位于所述第二通道右侧。

可选的，在所述的半导体结构中，所述三通道和所述第四通道分别连接所述控制栅。

本发明还提供了一种晶体管，包括如上述所述的半导体结构。

本发明还提供了一种可变电容，包括如上述所述的半导体结构。