[发明专利]非易失性半导体存储器装置及其擦除控制电路、方法

说明书

本发明在擦除非易失性半导体存储器装置中的数据时以比公知技术高的准确度控制擦除电压。一种用于控制擦除电压的控制电路包括：斜率调整电路，通过控制步进电压、目标电压以及擦除电压的步进宽度来控制具有台阶形状的斜率。对于每一预定时钟脉冲控制信号，斜率调整电路基于步进电压及目标电压，以步进电压将擦除电压重复地增大至目标电压，并基于步进宽度对与步进宽度对应的每一时间间隔重复地进行计时，从而将时钟脉冲控制信号输出至擦除电压产生电路。

技术领域

本申请案主张于2019年3月7日提出申请的日本申请案第2019-041682号的优先权权益。上述专利申请案全文并入本案供参考并构成本说明书的一部分。

本发明是有关于一种例如闪存等非易失性半导体存储器装置(电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM))的擦除控制电路及擦除控制方法以及非易失性半导体存储器装置。

背景技术

已知一种与非(NAND)型非易失性半导体存储器装置，其中通过将多个存储器单元晶体管(在下文中称为存储器单元)串联连接于位线与源线之间来形成NAND字符串(NANDstring)以达成高的整合度。

在一般的NAND型闪存中，擦除即对半导体基底施加例如20伏特(V)的高电压，且对字符线施加0伏特。由此，自作为由例如多晶硅等构成的电荷储存层的浮置栅极(floatinggate)提取电子，而让阈值(threshold value)低于擦除阈值(例如，-3伏特)。另一方面，在写入(编程)时，对半导体基底施加0伏特，且对控制栅极施加例如20伏特的高电压。由此，将电子自半导体基底注入至浮置栅极中，以让阈值高于写入阈值(例如，1伏特)。通过对控制栅极施加介于写入阈值与读取阈值之间的读取电压(例如，0伏特)，采取该些阈值的存储器单元可基于是否有电流流经存储器单元来确定其状态。

在如上所述进行配置的闪存中，当对欲通过程序操作进行写入的存储器单元实行写入时，电荷被注入至存储器单元晶体管的浮置栅极中，且阈值电压上升。因此，即使对栅极施加等于或低于阈值的电压，电流亦不流动，且会达成写入数据“0”的状态。一般而言，擦除状态下的存储器单元的阈值电压会有变动，且处理变动也会造成写入速度的变动。因此，当通过施加预定写入电压实行程序操作且实行验证(verification)以使阈值电压等于或高于验证水平时，存储器单元在写入之后的阈值电压的分布达到等于或高于验证水平的程度。

另外，递增步进脉冲程序(Increment Step Pulse Program，ISPP)方法被用作一种更有效地对由于处理变动而在写入速度方面具有大变动的存储器进行写入的方法。

[现有技术文献]

[专利文献]

[专利文献1]日本特许公开案第2017-174482号

[专利文献2]美国专利第8891308号的说明书

[专利文献3]美国专利第8873293号的说明书

发明内容

[发明所要解决的问题]

同时，擦除储存于NAND型闪存的每一存储器单元中的数据的操作主要是通过基于所选择存储器区块的字符线对所选择存储器区块的P阱施加预定高电压脉冲来达成。对于当前的NAND型闪存，有必要严格控制用于擦除的高电压脉冲的形状，且存储器单元对例如上升时间(rise time)、最大电压以及擦除电压的脉冲宽度等参数非常敏感。

由于NAND型闪存支持存储器区域的1平面操作或2平面操作，因此例如供应可编程电压及擦除电压的电荷泵浦电路等模拟电路被设计用于应对最差负载情况(worst loadcondition)，且具体而言设计用于2平面操作期间的最差负载情况。然而，此种设计方法可能在1平面操作期间具有一些负面影响。