[发明专利]半导体存储装置

说明书

本发明的实施方式的半导体存储装置包含多个第1导电体层、第2导电体层、第1柱及第2柱。第2导电体层设置在多个第1导电体层的上方。第1柱贯通多个第1导电体层且包含沿第1方向延伸的第1半导体层的一部分。第2柱贯通第2导电体层且包含第1半导体层的另一部分，设置在第1柱上。与衬底平行且包含第2导电体层的截面中的第2柱的截面积小于与衬底平行且包含第1导电体层的截面中的第1柱的截面积。第1半导体层包含与最上层的第1导电体层对向的第1部分、及与第2导电体层对向的第2部分，第1半导体层至少从第1部分到第2部分为连续膜。

[相关申请案]

本申请案享有将日本专利申请案2018-228428号(申请日：2018年12月5日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为非易失性地存储数据的半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够抑制制造成本的半导体存储装置。

实施方式的半导体存储装置包含多个第1导电体层、第2导电体层、第1柱及第2柱。多个第1导电体层设置在衬底的上方，在第1方向上相互分离地积层。第2导电体层设置在多个第1导电体层的上方。第1柱贯通多个第1导电体层且包含沿第1方向延伸的第1半导体层的一部分。第1柱与第1导电体层的交叉部分作为存储单元晶体管发挥功能。第2柱贯通第2导电体层且包含第1半导体层的另一部分，设置在第1柱上。第2柱与第2导电体层的交叉部分作为选择晶体管发挥功能。与衬底平行且包含第2导电体层的截面中的第2柱的截面积小于与衬底平行且包含第1导电体层的截面中的第1柱的截面积。第1半导体层包含与最上层的第1导电体层对向的第1部分及与第2导电体层对向的第2部分，且至少从第1部分到第2部分为连续膜。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图4是表示沿图3的IV-IV线的存储单元阵列的剖面构造的一例的剖视图。

图5是表示沿图4的V-V线的存储器柱的剖面构造的一例的剖视图。

图6是表示沿图4的VI-VI线的存储器柱的剖面构造的一例的剖视图。

图7是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。

图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、及图24是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。

图25是表示第2实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。

图26是用来将第1实施方式中的存储器柱的构造与第2实施方式中的存储器柱的构造进行比较的剖视图。

图27是表示第2实施方式的半导体存储装置的制造方法的一例的流程图。

图28及图29是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。

图30是表示第3实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。

图31是表示第4实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。