[发明专利]封装堆叠结构及其制法与载板组件

说明书

一种封装堆叠结构及其制法与载板组件，通过于多个有机材基板的最上侧者设置电子元件，而其它有机材基板未接置有芯片，以将预计层数的线路层分别布设于该些有机材基板中，以经由该些有机材基板分散热应力，以避免最下侧有机材基板与电路板之间因CTE不匹配而相分离的问题。

技术领域

本发明关于一种封装制程，特别是关于一种封装堆叠结构及其制法与载板组件。

背景技术

随着近年来可携式电子产品的蓬勃发展，各类相关产品也逐渐朝向高密度、高性能以及轻、薄、短、小的趋势发展。

如图1所示，其为现有电子装置1的剖视示意图。该电子装置1包括一如电路板的母板1b及安装于该母板1b上的电子封装件1a。该电子封装件1a包含一封装基板11、利用多个导电凸块100覆晶结合该封装基板11的半导体芯片10、及固定该半导体芯片10且包覆该些导电凸块100的底胶12。该电子封装件1a的封装基板11以多个焊球13接置于该母板1b上。

在半导体技术的发展中，因覆晶封装制程中的半导体芯片10(或该电子封装件1a)的尺寸有愈来愈大的趋势，因而造成该半导体芯片10于封装后会因应力集中而在各角落形成的芯片角落应力(Die Corner Stress)也愈来愈高，致使其与该底胶12之间会产生强大的应力，如图1所示的虚线圆圈处，导致该半导体芯片10会沿角落处发生破裂(Crack)。为解决此问题，业界一般使用超低(Ultra low)热膨胀系数(Coefficient of ThermalExpansion，简称CTE)的绝缘基材作为该封装基板11的板体，如铜箔复合材(copper cladlaminate，简称CCL)、ABF(Ajinomoto Build-up Film)、预浸材(Prepreg，简称PP)、防焊层(Solder Mask，简称SM)等的选材，以降低芯片角落应力(Die Corner Stress)。

然而，现有电子装置1中，该母板1b的板材的CTE并未配合该封装基板11变小，造成该封装基板11与该母板1b之间因CTE不匹配(mismatch)而相分离，进而存在该焊球13的连接可靠度(Reliability)的问题，造成该封装基板11无法有效电性连接该母板1b(如断路)或无法通过可靠度测试(如未完全接合)，致使产品的良率不佳。

此外，因该封装基板11的尺寸会依据芯片数量需求增加而愈来愈大，且其层数也愈来愈高，故该封装基板11的制程良率也随之降低(即层数越多，误差越大)，因而造成该封装基板11的制作成本剧增。例如，以十层线路层的封装基板11为例，每一层的线路层的制作良率约为95％，则十层的线路层的封装基板11的良率则为59.8％(即0.95¹⁰)，故以现有制程难以完成该封装基板11的制作，恐需重新规划制程，因而大幅增加制程难度。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺陷，本发明提供一种封装堆叠结构及其制法与载板组件，

封装堆叠结构，包括：至少一电子元件；以及一具有多个线路层的载板组件，其包含有一具有第一线路部的第一有机材基板以及至少一具有第二线路部的第二有机材基板，且该第一有机材基板经由多个支撑体堆叠于该第二有机材基板上，其中，用以电性连接该电子元件的该多个线路层的层数分配于该第一线路部及该第二线路部中，且该电子元件接置于该第一有机材基板上并电性连接该多个线路层。

本发明还提供一种封装堆叠结构的制法，包括：提供一具有第一线路部的第一有机材基板及至少一具有第二线路部的第二有机材基板；接置至少一电子元件于该第一有机材基板上；以及将该第一有机材基板经由多个支撑体堆叠于该第二有机材基板上，以构成具有多个线路层的载板组件，并令该电子元件电性连接该多个线路层，其中，用以电性连接该电子元件的该多个线路层的层数分配于该第一线路部及该第二线路部中。