[发明专利]碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法

说明书

提供可抑制向栅极沟槽施加高电场而导致的栅极绝缘膜的绝缘破坏的碳化硅半导体装置，该高电场由电场缓和区域的急剧的电压变动引起。漂移层(12)呈第1导电型，设置于碳化硅衬底(11)之上。阱区域(13)呈第2导电型，设置于漂移层(12)之上。源极区域(14)呈第1导电型，设置于阱区域(13)之上。在栅极沟槽(31)设置有包含底部和与底部相连的侧部的内表面，该底部位于比阱区域(13)深的位置。电场缓和区域(16)呈第2导电型，至少具有位于栅极沟槽(31)的底部的下方的部分。浪涌缓和区域(17)呈第1导电型，与栅极沟槽(31)的底部的至少一部分接触，通过电场缓和区域(16)而与漂移层(12)隔开。

技术领域

本发明涉及碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法。

背景技术

为了逆变器等功率电子设备的节能，需要使绝缘栅型双极晶体管(InsulatedGate Bipola Transistor：IGBT)、金属-氧化膜-半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor：MOSFET)这样的半导体开关元件的损耗降低。损耗由元件的导通损耗以及通断损耗决定。为了使这些损耗降低，使用碳化硅(SiC)或者氮化镓(GaN)等宽带隙半导体材料的技术的开发不断发展。另外，为了MOSFET的损耗降低，使用沟槽栅型MOSFET，该沟槽栅型MOSFET是具有栅极构造用沟槽即栅极沟槽的MOSFET。

例如根据专利文献1，就具有n型漂移层的沟槽栅型SiC-MOSFET而言，在沟槽栅极之下配置p型的电场缓和区域。SiC与Si相比具有更高的耐压，所以在使用SiC的情况下，大多充分使用其特性，应用在MOSFET内产生高电场这样的设计。如果在作为开关元件的SiC-MOSFET处于断开状态时向漏极施加高电压，则通过电场缓和区域，沟槽栅极的底部处的向栅极绝缘膜的电场集中得到抑制。由此，由该电场集中引起的栅极绝缘膜的破坏得到抑制。由此，能够提高断开状态下的栅极绝缘膜的可靠性。

但是，确认了在沟槽栅型SiC-MOSFET的短路时沟槽栅极的栅极绝缘膜破坏的现象。这被认为是因为在短路时伴随在电场缓和区域产生的浪涌电流而瞬时地产生电压降。可知存在如下倾向，即，如果从电场缓和区域至源极电极为止的电阻值高，则更容易产生破坏。这样的破坏现象并非只在短路时，在通过高速通断而产生急剧的电压变动的状态(DV/Dt高的状态)下也会产生。

根据非专利文献1，在沟槽的底部设置电气接触部，由此电场缓和区域与源极电极电连接。由此，能够降低从电场缓和区域至源极电极为止的电阻值。

专利文献1：国际公开第2014/115280号

非专利文献1：R.Tanaka et al.,Proc.26th ISPSD(2014)pp.75-78根据上述非专利文献1的技术，为了充分降低从电场缓和区域至源极电极为止的电阻值，需要在沟槽的底部设置多个电气接触部。如果设置多个这样的接触部构造，则在MOSFET，能够作为沟道而起作用的区域的比例变小。其结果，MOSFET的接通电阻变高。特别地，在电场缓和区域为p型的情况下，通常p型SiC的电阻大，所以从电场缓和区域至源极电极为止的电阻值容易变大，由此上述问题容易变得更加严重。

发明内容

本发明就是为了解决以上这样的课题而提出的，其目的之一在于提供能够抑制栅极绝缘膜的绝缘破坏的碳化硅半导体装置，该栅极绝缘膜的绝缘破坏是向栅极沟槽施加高电场而导致的，其中，该高电场是由电场缓和区域的急剧的电压变动引起的。