[发明专利]半导体元件及其制造方法

说明书

本发明公开一种半导体元件及其制造方法，该半导体元件包括基底、隔离结构、阻障结构、第一导体层、第二导体层、第一栅介电层以及第二栅介电层。基底具有第一区与第二区。阻障结构位于隔离结构上。第一导体层位于第一区上。第二导体层位于第二区上。第一栅介电层位于第一导体层与第一区的基底之间。第二栅介电层位于第二导体层与第二区的基底之间。隔离结构分隔第一栅介电层与第二栅介电层。

技术领域

本发明涉及一种集成电路及其制造方法，且特别是涉及一种半导体元件及其制造方法。

背景技术

在集成电路制造技术中，对多晶硅进行预掺杂(pre-doping)注入制作工艺可降低多晶硅的电阻值。另外，此预掺杂注入制作工艺也可减少多晶硅空乏现象(poly depletionphenomenon)。

然而，随着集成电路愈变愈小，在预掺杂注入制作工艺与退火制作工艺之后，N型金属氧化物半导体(N-Metal Oxide Semiconductor，NMOS)元件与P型金属氧化物半导体(P-Metal Oxide Semiconductor，PMOS)元件之间的多晶硅栅极区域的相互扩散(inter-diffusion)情况将变得更加严重。此相互扩散将影响临界电压(threshold voltage)，且进一步地限制未来微型化元件的发展。因此，如何提出一种半导体元件及其制造方法，以降低NMOS元件与PMOS元件之间多晶硅栅极区域的相互扩散将成为重要的一门课题。

发明内容

本发明提供一种半导体元件，其通过将阻障结构形成在第一导体层与第二导体层之间来降低第一导体层与第二导体层之间的相互扩散，以改善临界电压的控制，进而提升微型化半导体元件的能力。

本发明提供一种半导体元件及其制造方法，其利用镶嵌制作工艺(damasceneprocess)形成第一导体层与第二导体层，以避免等离子体损害(plasma induced damage，PID)的产生，进而提升产品的可靠度。

本发明提供一种半导体元件包括：基底、隔离结构、阻障结构、第一导体层、第二导体层、第一栅介电层以及第二栅介电层。基底具有第一区与第二区。阻障结构位于隔离结构上。第一导体层位于第一区上。第二导体层位于第二区上。第一栅介电层位于第一导体层与第一区的基底之间。第二栅介电层位于第二导体层与第二区的基底之间。隔离结构分隔第一栅介电层与第二栅介电层。

本发明提供一种半导体元件的制造方法，其步骤如下。在基底中形成隔离结构，以将基底分成第一区与第二区。在基底上全面性地形成阻障材料。图案化阻障材料，以形成第一开口、第二开口以及位于第一开口与第二开口之间的阻障结构。在第一开口中形成第一栅介电层，并于第二开口中形成第二栅介电层。将导体材料填入第一开口与第二开口中。对导体材料进行平坦化制作工艺，以于第一开口中形成第一导体层并于第二开口中形成第二导体层。

基于上述，本发明通过在NMOS区域与PMOS区域之间形成阻障结构。在此情况下，本发明可在维持半导体元件的芯片使用面积时，避免NMOS元件的栅极与PMOS元件的栅极之间相互扩散，由此改善临界电压的控制，进而提升微型化半导体元件的能力。另外，本发明还通过镶嵌制作工艺来形成NMOS区域与PMOS区域中的栅极结构，以避免等离子体损害的产生，进而提升产品的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1A至图1J是本发明第一实施例的一种半导体元件的制造流程的上视示意图；

图2A至图2J分别是沿着图1A至图1J的线I-I’的剖面示意图；

图3是本发明的第二实施例的一种半导体元件的剖面示意图；

图4A至图4J是本发明第二实施例的一种半导体元件的制造流程的上视示意图；