[发明专利]一种克服芯片在不同工艺角下时序偏差的延迟链结构

说明书

本发明涉及一种克服芯片在不同工艺角下时序偏差的延迟链结构，包括若干个延迟单元，相邻的所述延迟单元之间采用延迟线连接；所述延迟线为回型走线。本发明提高了延迟链结构质量，使其不受工艺偏差影响，能够更好地满足需求。

技术领域

本发明涉及延迟链技术领域，更具体地说是指一种克服芯片在不同工艺角下时序偏差的延迟链结构。

背景技术

随着芯片工艺进入到深亚微米，尤其是进入到28nm，晶体管沟道缩短引起的短沟道效应（SCE）使芯片在SS(慢工艺角)/TT（普通工艺角）/FF（快工艺角）工艺下偏差骤增。

目前主要使用单元来满足延迟要求，但在不同工艺角下FF/SS下延迟比达到1:3，受工艺影响比较严重，无法满足需求。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种克服芯片在不同工艺角下时序偏差的延迟链结构。

为实现上述目的，本发明采用于下技术方案：

一种克服芯片在不同工艺角下时序偏差的延迟链结构，包括若干个延迟单元，相邻的所述延迟单元之间采用延迟线连接；所述延迟线为回型走线。

其进一步技术方案为：所述延迟单元为驱动为8倍的缓冲器。

其进一步技术方案为：所述延迟线为第二层金属线。

其进一步技术方案为：所述延迟线的长度为200-400um。

其进一步技术方案为：所述延迟线的长度为300um。

其进一步技术方案为：所述回型走线至少为2段。

其进一步技术方案为：所述回型走线为4段，每段75um。

本发明与现有技术相比的有益效果是：提高了延迟链结构质量，使其不受工艺偏差影响，能够更好地满足需求。

下面结合附图和具体实施例对本发明作进一步描述。

附图说明

图1为本发明一种克服芯片在不同工艺角下时序偏差的延迟链结构的电路原理示意图；

图2为本发明一种克服芯片在不同工艺角下时序偏差的延迟链结构的回型走线示意图。

具体实施方式

为了更充分理解本发明的技术内容，下面结合具体实施例对本发明的技术方案进一步介绍和说明，但不局限于此。

如图1到图2所示的具体实施例，一种克服芯片在不同工艺角下时序偏差的延迟链结构，包括若干个延迟单元10，相邻的所述延迟单元10之间采用延迟线20连接；所述延迟线20为回型走线。

其中，所述延迟单元10为驱动为8倍的缓冲器。

其中，所述延迟线20为第二层金属线，其电阻相对比较大，可以产生较大线延迟，从而满足要求。

其中，所述延迟线20的长度为200-400um。

进一步地，在本实施例中，所述延迟线20的长度为300um，可以更好的满足需求。

其中，所述回型走线至少为2段。

进一步地，在本实施例中，所述回型走线为4段，每段75um，使得延迟单元延迟和300um的线延迟都接近50ps（SS工艺角）。

其中，这样的1级单元加线延迟就是100ps，为了满足整条延迟链10ns（FF工艺角）20ns（SS工艺角）的要求，可以使用200级这样的设计实例来达到最终设计要求。