[发明专利]碳化硅半导体装置及其制造方法

说明书

漂移层(2)由碳化硅构成，具有第1导电型。主体区域(5)在漂移层(2)上设置，具有第2导电型。源区域(3)在主体区域(5)上设置，具有第1导电型。栅绝缘膜(10)设置于将源区域(3)和主体区域(5)贯通的至少一个沟槽(6)的各自的内壁。保护层(7)至少具有位于沟槽(6)的下方的部分，与漂移层(2)接触，具有第2导电型。就第1低电阻层(8)而言，与沟槽(6)及保护层(7)接触，在深度方向上跨越沟槽(6)与保护层(7)之间的边界部(BD)，具有第1导电型，具有比漂移层(2)高的杂质浓度。就第2低电阻层(9)而言，与第1低电阻层(8)接触，远离沟槽(6)，具有第1导电型，具有比第1低电阻层(8)高的杂质浓度。

技术领域

本发明涉及具有沟槽栅的碳化硅半导体装置及其制造方法。

背景技术

作为电力用开关元件，已广泛地使用金属-氧化物-半导体-场效应晶体管(MOSFET：Metal Oxide Semiconductor Field Effect Transistor：)及绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)这样的绝缘栅型的半导体装置。就绝缘栅型的半导体装置的导通状态而言，通过对栅电极施加阈值电压以上的电压以在主体区域形成沟道而得到。这样的绝缘栅型的半导体装置中的沟槽栅型的半导体装置具有从半导体层表面到达漂移层的沟槽，沟槽的侧面的主体区域作为沟道利用。通过该沟道结构，能够提高沟道宽密度。因此，元胞(セル)间距的缩小成为可能，能够提高装置性能。

另一方面，作为能够实现高耐压性和低损耗的下一代的半导体装置，使用碳化硅(SiC)作为半导体材料的半导体装置(以下称为“碳化硅半导体装置”。)受到关注，对于沟槽栅型的碳化硅半导体装置也在进行着开发。就沟槽栅型的半导体装置而言，在半导体装置的关闭状态下施加高电压时，在沟槽底部发生电场集中成为问题。特别地，就沟槽栅型的碳化硅半导体装置而言，由于SiC具有高的绝缘破坏强度，因此先于漂移层内的坍塌破坏，容易发生沟槽底部的电场集中引起的栅绝缘膜破坏。因此，就沟槽栅型的碳化硅半导体装置而言，在沟槽底部的电场集中容易成为问题。

因此，为了缓和在沟槽底部的电场集中，提出在沟槽底部设置与漂移层的导电型不同的导电型的保护层。通过设置保护层，能够缓和在沟槽底部的电场集中。但是，在这样的结构中，对于在漂移层中流动的电流的JFET(接合型场效应晶体管：Junction FieldEffect Transistor)电阻增大成为问题。具体地，在相邻的保护层之间、或保护层与主体区域之间等具有与漂移层的导电型相反的导电型的区域间的电流路径的狭窄成为问题。因此，在避免JFET电阻的增大且进行通常的尺寸设计的情况下，不能缩小决定在深度方向上相邻的保护层与主体区域之间的距离的沟槽深度、和决定在面内方向上相邻的保护层间的距离的元胞间距。因此，从JFET电阻以外的观点考虑的提高装置性能变得困难。因此，不是单纯的尺寸调整，而是需要适于抑制JFET电阻的结构。

作为用于抑制由保护层引起的JFET电阻的结构，已知：在保护层周边设置低电阻区域的结构，所述低电阻区域是与漂移层的导电型相同的导电型，具有比漂移层高的杂质浓度。例如，在专利文献1的沟槽栅型MOSFET结构中，在沟槽底面形成具有与漂移层的导电型相反的导电型的保护层，从沟槽下部周边到保护层下端形成具有与漂移层的导电型相同的导电型、具有比漂移层高的杂质浓度的低电阻区域。

现有技术文献

专利文献

专利文献1：日本特开2009-117593号公报

发明内容

发明要解决的课题