[发明专利]碳化硅层叠基板及其制造方法

说明书

在碳化硅层叠基板内，提高将使通电可靠性劣化的缺陷即基底面位错(BPD)转换为无害的缺陷即贯通刃状位错(TED)的效率，由此，提高碳化硅层叠基板的可靠性。作为该方法，在具有SiC基板和依次形成于SiC基板上的外延层即缓冲层及漂移层的碳化硅层叠基板上，在SiC基板和缓冲层之间，以与SiC基板的上表面相接触的方式形成杂质浓度比SiC基板及缓冲层低且比漂移层高的半导体层。

技术领域

本发明涉及一种碳化硅层叠基板及其制造方法。

背景技术

半导体功率元件除高耐压外，还要求低接通电阻、低开关损耗，但目前主流的硅(Si)功率元件接近理论上的性能极限。与Si相比，碳化硅(SiC)的绝缘击穿电场强度高约一个数量级(位)，因此，通过使保持耐压的漂移层减薄至约1/10、使杂质浓度增高约100倍，能够使元件电阻在理论上降低三个数量级以上。另外，因为相对于Si而言带隙约三倍大，所以也可以进行高温动作，期待着SiC半导体元件具有超过Si半导体元件的性能。

专利文献1(日本特表2007－506289号公报)中记载：为降低外延层的位错(缺陷)的密度，通过依次对SiC基板的表面进行非选择性蚀刻及选择性蚀刻，去除存在位错的部分，之后，形成外延层。

专利文献2(日本特开2009－295728号公报)中记载：在SiC基板和外延层(漂移层)之间形成杂质浓度比SiC基板低且比外延层(漂移层)高的半导体层(缓冲层)。

专利文献3(国际公布第2016/092887号)中记载：在于SiC基板上依次形成第一外延层、第二外延层及第三外延层的情况下，使第二外延层的浓度提高至1×10¹⁷cm^－3以上，将第二外延层用作空穴陷阱。

现有技术文献

专利文献

专利文献1：日本特表2007－506289号公报

专利文献2：日本特开2009－295728号公报

专利文献3：国际公布第2016/092887号

发明内容

发明要解决的课题

在于SiC基板上的外延层中形成BPD(Basal Plane Dislocation、基底面位错)的情况下，如果电流在形成BPD的区域流通，则层叠缺陷在外延层内生长，由此，出现碳化硅层叠基板的电阻值增大的问题。

外延层中的BPD大多相承于原本存在于基板中的BPD。因此，在器件的制造方法工艺中不能抑制存在于外延层中的BPD，为了抑制BPD的发生，必须提高基板的品质(BPD的低密度化)。

另外，已知可以将BPD的一部分在SiC基板和外延层的界面转换为贯通螺旋位错(TED：Threading Edge Dislocation)。TED没有可扩展性，对通电可靠性无害。因此，作为防止BPD的生长导致的碳化硅层叠基板的电阻增大的方法之一，有提高将BPD向TED转换的效率的方法。

其中，在专利文献1所述的技术中，存在如下问题：在为了去除BPD而使基板的表面凹陷后，在基板上形成外延层，因此，外延层的表面的形态显著劣化，在断开特性方面漏电流变大。另外，在专利文献2所述的技术中，存在如下问题：缓冲层的杂质浓度和SiC基板的杂质浓度的差小，因此，从BPD向TED的转换效率未充分提高。另外，在专利文献3所述的技术中，关于从第二外延层内贯通到第三外延层的上表面侧的BPD，不能抑制BPD向层叠缺陷扩展，需要提高从BPD向TED的转换效率而降低BPD。另外，专利文献3中存在如下问题：第一外延层的施主浓度过低，因此，第一外延层成为高电阻，元件特性劣化。

本发明的所述及其它目的和新的特征从本说明书的描述及附图中变得显而易见。

用于解决课题的技术方案