[发明专利]半导体组件及其制造方法

说明书

本发明公开一种半导体组件及其制造方法。半导体组件的制造方法至少包括下列步骤。形成一磊晶层于一基材上，磊晶层被区分为至少一组件区以及一静电防护区。在组件区形成一第一基体区，以及在静电防护区形成一第二基体区。在磊晶层的表面上形成位于静电防护区的一叠层结构，叠层结构包括一绝缘层以及位于绝缘层上的一半导体层，其中，半导体层具有一第一重掺杂区，再形成至少一第二重掺杂区，两者共同形成一静电防护层，其中，静电防护层位于第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。

技术领域

本发明涉及一种半导体组件及其制造方法，特别是涉及一种具有静电防护层的半导体组件及其制造方法。

背景技术

在半导体功率组件的应用领域中，半导体功率组件对静电放电保护能力已成为重要指标。一些小讯号半导体功率组件因具有较小的芯片尺寸，对静电放电保护能力较差，甚至无法达到静电放电保护的最低标准。部分半导体功率组件虽然具有较大的芯片尺寸，而可具有较大的静电放电保护能力，但可能需要在较苛刻的环境(如:相对湿度65％的干燥环境，或粉尘较多的环境)下操作，因而对半导体功率组件的静电放电保护能力有更高的要求。

因此，在现有的技术中，将静电放电保护结构被整合到半导体功率组件中，以增加半导体功率组件对静电放电的承受能力。然而，在现有制程中，由于制程条件与制程余裕度(processwindow)的限制，静电放电保护结构的位置容易偏移预定位置。另外，现有的半导体功率组件中，静电放电保护结构会直接连接漂移区与基体区，且漂移区与基体区之间会形成沿着磊晶层的厚度方向延伸的弧形界面。

因此，当半导体功率组件操作时，在漂移区与基体区之间的弧形界面的电场强度较强，导致崩溃现象经常在弧形界面附近的区域发生，并降低半导体功率组件本身的耐压。

另一方面，对于现有的半导体功率组件而言，击穿电压(breakdown voltage)以及导通电阻(on-resistance)是较重要的参数，其中导通电阻会影响半导体功率组件的导通损耗(conducting loss)。目前业界倾向于通过提高漂移区的掺杂浓度，以进一步降低半导体功率组件的导通电阻。然而，现有的半导体功率组件在整合静电放电保护结构之后，已具有相对偏低的耐压，更难以符合目前业界的趋势。

发明内容

本发明所欲解决的其中一技术问题在于，克服具有静电放电防护结构的半导体组件的耐压偏低的问题。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种半导体组件的制造方法。前述的制造方法包括下列步骤。形成一磊晶层于一基材上，磊晶层被区分为至少一组件区以及一静电防护区。在组件区形成第一基体区以及在静电防护区形成第二基体区。在磊晶层的表面上形成一叠层结构，叠层结构位于静电防护区，并包括一绝缘层以及位于绝缘层上的一半导体层，半导体层具有一第一重掺杂区。半导体层内形成至少一第二重掺杂区，该第二重掺杂区与该第一重掺杂区共同形成一静电防护层。静电防护层位于所述第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。

本发明所采用的另一技术方案是，提供一种半导体组件，其被区分为一组件区以及一静电防护区，且所述半导体组件包括一磊晶层、一栅极结构以及一静电防护层。磊晶层包括位于组件区的一第一基体区以及位于静电防护区的一第二基体区。栅极结构设置于组件区内，并至少连接于第一基体区。静电防护层设置于磊晶层的一表面上并与磊晶层隔离。静电防护层位于所述第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。

本发明的有益效果在于，本发明所提供的半导体组件及其制造方法，其通过“静电防护层完全重叠于所述第二基体区范围内”的技术手段，可以使具有静电防护层的半导体组件符合静电放电防护标准，又可具有较高的耐压。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明