[发明专利]半导体结构及其制造方法

说明书

本公开提供一种半导体结构及其制造方法。该制造方法包括提供一堆叠结构，其中该堆叠结构包括按序堆叠的一氮化物层、一第一层、一停止层、一第二层及一第一氧化物层；形成一第三层于该第一氧化物层上；图案化该第三层以得到一线条与间隔图案，包括多个第一线与多个第一间隔；形成一第二氧化物层在该线条与间隔图案上；去除在所述第一线上的该第二氧化物层；去除所述第一线以形成多个第二间隔；以及通过所述第二间隔而蚀刻该第一氧化物层、该第二层及该停止层，以形成多个第二线。

技术领域

本公开主张2018/10/17申请的美国正式申请案第16/162,729号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开关于一种半导体结构及其制造方法，特别关于一种具有堆叠结构的半导体结构及其制造方法，该堆叠结构具有设计的临界尺寸(critical dimension，CD)。

背景技术

半导体装置被制作的愈来愈小，可更紧密地容置于移动运算装置，以消耗更低的能量，借此增加电池的放电次数的寿命。用来缩小半导体装置尺寸的技术也可用于增进电路密度，以使半导体装置具备更强的运算能力。科技进步至今，其持续受限于各时期可行的光刻设备的分辨率。

特征及间隔的最小尺寸直接与光刻设备的可用的分辨率有关。在半导体装置中，重复的图案，例如存储器阵列，是以间距来测量的，该间距是由两个相邻特征的相同点的距离来定义的。一般来说，该间距可视为特征的宽度与间隔(或分离两个相邻特征的间隔物)的宽度的总和。受限于可行的光刻设备的分辨率，小于最小间距的特征并无法可靠地得到。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开一方面提供一种半导体结构。该半导体结构包括一氮化物层、一第一层、一停止层、一第二层、一第一氧化物层及一第二氧化物层。该第一层设于该氮化物层上。该停止层设于该第一层上，该第一层具有一基体及设于该基体之上的多个突出部。该第二层设于该停止层上，且具有分别设于所述突出部之上的多个区段。该第一氧化物层设于该第二层上，且具有分别设于所述区段之上的第一区域。该第二氧化物层设于该第一氧化物层上，且具有分别设于所述第一区域之上的多个第二区域。

在一些实施例中，一堆叠结构包括按序堆叠的该突出部、该区段、该第一区域及该第二区域，该堆叠结构的临界尺寸(critical dimension，CD)介于20至24纳米之间。

在一些实施例中，两个相邻的堆叠结构之间的间隔的临界尺寸介于11纳米至15纳米之间。

本公开另一方面提供一种半导体结构的制造方法。该制造方法包括提供一堆叠结构，其中该堆叠结构包括按序堆叠的一氮化物层、一第一层、一停止层、一第二层及一第一氧化物层；形成一第三层于该第一氧化物层上；图案化该第三层以得到一线条与间隔图案(line-and-space pattern)，包括多个第一线与多个第一间隔；形成一第二氧化物层在该线条与间隔图案上；去除在所述第一线上的该第二氧化物层；去除所述第一线以形成多个第二间隔；以及通过所述第二间隔而蚀刻该第一氧化物层、该第二层及该停止层，以形成多个第二线。

在一些实施例中，各该第二线的临界尺寸介于20至24纳米之间，且形成于相邻的两个第二线之间的各第三间隔的临界尺寸介于11纳米至15纳米之间。

在一些实施例中，图案化该第三层以得到该线条与间隔图案的该步骤包括提供一光刻胶层于该第三层上；图案化该光刻胶层；进行一第一蚀刻工艺以去除该第三层的一部分；以及剥离该光刻胶层。

在一些实施例中，图案化该第三层之后，该第一氧化物层的部分显露于该第一间隔。

在一些实施例中，该第二氧化物层形成在各个第一线的一顶面和一侧壁以及该第一氧化物层上，该第二氧化物层的厚度一致。