[发明专利]半导体集成电路

说明书

本发明的实施方式提供一种能够以节省存储器的方式安装神经网络的半导体集成电路。实施方式的半导体集成电路具备：交叉点型的存储单元阵列(11)；输入部(12)，连接于向存储单元阵列(11)的输入；以及输出部(14)，连接于自存储单元阵列(11)的输出。存储单元阵列具备：多条字线(WL)；多条位线(BL)，与多条字线交叉；以及多个电阻变化型的存储单元(MC)，分别形成在字线(WL)与位线(BL)的交叉点。输入部(12)具备：存取控制部，按时间序列控制以矩阵表示的数据的向存储单元(MC)的存取；以及驱动器，对连接于数据的存取地的存储单元(MC)的字线(WL)施加与该数据的值对应的电压。输出部(14)具备多个保持电路，保持位线(BL)的输出电平的在时间序列中的代表值。

[相关申请案]

本申请案享有以日本专利申请案2018-159344号(申请日：2018年8月28日)作为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体集成电路。

背景技术

当前正盛行关于AI(artificial intelligence，人工智能)芯片的技术开发。AI芯片是基于AI技术的具有运算处理功能的半导体集成电路。例如也已知安装着神经网络的芯片。

深度神经网络(Deep Neural Network：DNN)之一的卷积神经网络(ConvolutionalNeural Network：CNN)尤其在图像识别处理的领域发挥优异的性能。CNN具备卷积层(Convolution layer)与池化层(Pooling layer)。

卷积层例如通过使用由正方矩阵赋予的滤波器(核心)进行的卷积运算而抽取前一层的数据的特征。例如，如果将包含N行×M列的矩阵的图像数据以3×3的滤波器卷积，那么可算出(N－2)行×(M－2)列的特征矢量(张量)。

池化层直接而言是为了缩小前一层的数据大小而设置。例如可通过将卷积层的输出以2×2的区域加以区分，并取区域内的代表值而削减数据量。将区域内的最大值传递给下一层称为最大池化(Max Pooling)。原理上也能够抽取区域内的平均值、或最小值作为代表值。

为了将神经网络安装在半导体芯片，例如会消耗用以存储CNN的滤波器的大量的存储器空间。而且，也需要用以暂时储存卷积运算的结果、或池化运算的结果的缓冲存储器，存储器空间进一步受到压榨。如果卷积层或池化层的数量增加，那么事态将变得越发严重。

发明内容

本发明的实施方式提供一种能够以节省存储器的方式安装神经网络的半导体集成电路。

实施方式的半导体集成电路具备：交叉点型的存储单元阵列；输入部，连接于向所述存储单元阵列的输入；以及输出部，连接于自所述存储单元阵列的输出。所述存储单元阵列具备：多条字线；多条位线，与所述多条字线交叉；以及多个电阻变化型的存储单元，分别形成在所述字线与所述位线的交叉点。所述输入部具备：存取控制部，按时间序列控制以矩阵表示的数据的向所述存储单元的存取；以及驱动器，对连接于所述数据的存取地的存储单元的字线施加与该数据的值对应的电压。所述输出部具备多个保持电路，保持所述位线的输出电平的在时间序列中的代表值。

附图说明

图1是表示卷积神经网络的一例的概念图。

图2是表示实施方式的识别系统1的一例的方块图。

图3是表示图2所示的识别器4的一例的概念图。

图4是表示实施方式的半导体集成电路的一例的方块图。

图5是表示图4所示的输入部12及输出部14的一例的方块图。

图6是表示存储单元阵列11的等效电路的一例的图。