[发明专利]一种半导体结构及其制造方法

说明书

本发明提供一种半导体结构的制造方法，其特征在于，包括：提供衬底；在所述衬底上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；在所述氮化钨层上沉积金属层并填满所述孔洞或沟槽。本发明的阻挡层阶梯覆盖性优异，使得金属能够充分填满孔洞或沟槽从而避免产生孔洞，同时沉积的阻挡层厚度适当且致密，具有良好的附着力和优异的阻挡性能，且具有低接触电阻，能够提高产品良率，降低生产成本。

技术领域

本发明涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

当前，随着半导体广泛地适用于计算机、移动电话等数字产品，半导体产品的制造工艺也受到了广泛地关注。

在现有的半导体的制造工艺中，可以采用化学气相沉积(Chemical VaporDeposition：CVD)工艺或者使用物理气相沉积(Physical Vapor Deposition：PVD)工艺来制造半导体。由于物理气相沉积工艺具有例如可选薄膜材料广泛、沉积进行温度相对较低、结合能力优异等优点，因此物理气相沉积工艺在多数半导体的制造工艺中成为必不可少的工艺。

随着近来半导体器件越来越朝向小型方向发展，半导体的尺寸也随之变小，而且对半导体性能的要求也越来越严格，尤其在半导体产品的重要部位的尺寸缩小至30nm以下的情况下，很难在接触孔、通孔等填充钨。深宽比的增大可能导致在器件特征中产生钨空隙或接缝，导致芯片的产量降低和性能下降。

在使用常规的沉积钨互连结构中，需要钛/氮化钛作为阻挡层，但是物理气相沉积形成的氮化钛阶梯覆盖性差，在接触孔、通孔的侧壁上部沉积的阻挡层厚度比侧壁下部厚，导致后续钨填充不良，形成空洞或缝隙，降低产品良率和可靠性。

需要说明的是，在上述背景技术部分公开的信息仅是为了便于对本发明的背景技术的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

鉴于上述现有技术中存在的问题，本发明的一个目的在于，提供一种具有良好的阶梯覆盖性的阻挡层、防止钨填充不良、提高产品良率和可靠性的半导体结构及其制造方法。

为了实现上述目的，本发明提供一种半导体结构的制造方法，所述半导体结构的制造方法包括：

提供衬底；

在所述衬底上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；

在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；

在所述氮化钨层上沉积金属层并填满所述孔洞或沟槽。

可选地，所述半导体结构的制造方法在所述衬底上形成孔洞或沟槽之前，在所述衬底中形成金属连线层，所述孔洞或沟槽位于所述金属连线层上部并使所述金属连线层至少部分露出。

可选地，还包括等离子处理步骤，在所述衬底上沉积氮化钨层之前使用气体去除与所述孔洞或沟槽相连部分的金属连线层表面的金属氧化膜。

可选地，所述衬底中形成的金属连线层为铜连线层，等离子处理步骤中去除的所述金属氧化膜为氧化铜，所述氮化钨层上沉积的金属层为钨层。

可选地，所述等离子处理步骤中使用的气体为Ar或H₂。

可选地，采用脉冲成核层氮化钨沉积工艺来沉积所述氮化钨层。

可选地，所述脉冲成核层氮化钨沉积工艺包括层积循环，在所述层积循环中使所述衬底依次暴露于B₂H₆、WF₆、NH₃气体。