[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：形成衬底，衬底包括隔离区，隔离区的衬底上形成有伪鳍部；在伪鳍部露出的衬底上形成第一隔离层，第一隔离层至少覆盖伪鳍部的部分侧壁；形成第一隔离层后，对隔离区的衬底进行离子掺杂处理，在隔离区的衬底内形成阱区；在隔离区的衬底内形成阱区后，刻蚀伪鳍部。本发明实施例通过伪鳍部，有利于提高隔离区的图形密度，有利于避免第一隔离层的顶部发生凹陷问题的概率，使第一隔离层的厚度均一性较好，相应有利于提高后续对隔离区的衬底进行离子掺杂处理的均一性，使形成的阱区深度均一性较好，有利于降低半导体结构的电学性能发生差异问题的概率，提升了半导体结构的电学性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。

为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成衬底，所述衬底包括隔离区，所述隔离区的衬底上形成有伪鳍部；在所述伪鳍部露出的衬底上形成第一隔离层，所述第一隔离层至少覆盖所述伪鳍部的部分侧壁；形成所述第一隔离层后，对所述隔离区的衬底进行离子掺杂处理，在所述隔离区的衬底内形成阱区；在所述隔离区的衬底内形成阱区后，刻蚀所述伪鳍部。

可选的，在所述伪鳍部露出的衬底上形成第一隔离层的步骤包括：在所述伪鳍部露出的衬底上形成第一隔离膜，所述第一隔离膜覆盖所述伪鳍部顶部；对所述第一隔离膜顶部进行平坦化处理，保留剩余的第一隔离膜作为所述第一隔离层。

可选的，对所述第一隔离膜顶部进行平坦化处理的步骤中，所述平坦化处理采用的工艺为化学机械研磨工艺和干法刻蚀工艺中的一种或两种。

可选的，所述第一隔离层的厚度为100nm至200nm。

可选的，在所述伪鳍部露出的衬底上形成第一隔离层之前，所述伪鳍部顶部形成有鳍部掩膜层；在所述伪鳍部露出的衬底上形成第一隔离层的步骤中，所述第一隔离层顶部与所述鳍部掩膜层顶部齐平。

可选的，对所述隔离区的衬底进行离子掺杂处理的步骤中，所述离子掺杂处理采用的工艺为离子注入工艺。

可选的，所述离子掺杂处理的参数包括：注入离子为N型离子，注入能量为100KeV至250KeV，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米，注入角度为0度至15度；或者，注入离子为P型离子，注入能量为40KeV至80KeV，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米，注入角度为0度至15度。

可选的，形成所述衬底的步骤中，所述衬底还包括器件区；形成所述衬底和伪鳍部的步骤包括：提供初始基底；图形化所述初始基底，形成衬底以及凸出于所述衬底的鳍部，所述衬底包括相邻的所述器件区和隔离区，位于所述隔离区的衬底上的鳍部用于作为所述伪鳍部。

可选的，形成所述衬底和鳍部后，沿所述鳍部的延伸方向，所述鳍部横跨所述器件区和隔离区。