[发明专利]半导体结构及其形成方法

说明书

公开了一种半导体结构及其形成方法，所述方法包括：提供半导体衬底；通过刻蚀半导体衬底上第二介质层露出所述第一介质层，然后在其上形成阻挡层和第三介质层；通过刻蚀源/漏区上方形成多个露出源/漏区的第一凹槽；刻蚀所述第一凹槽相邻区域形成露出所述金属栅极结构的第二凹槽，分别在所述第一凹槽和第二凹槽中形成第一导电结构和第二导电结构。本发明实施例通过增加阻挡层限制形成金属栅极结构上导电结构(M0G)的第二凹槽的深度，可以使得源极/漏极与栅极结构上导电结构之间的侧壁结构的厚度可控，避免了源极/漏极与栅极结构上导电结构形成短路，由此可以改善半导体结构的电学性能和良率。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。

静态存储器(Static Random Access Memory，SRAM)的存储单元可由四个(4T结构)或六个晶体管(6T结构)形成，4T结构或6T结构的存储单元均包括：下拉晶体管和传输晶体管。其中，下拉晶体管用于存储数据，传输晶体管用于读写数据。

为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多采用鳍式场效应管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍片结构三个表面的3D架构，可以大幅改善电路控制。FinFET晶体管在存储器中的应用可以提高存储器的数据存储稳定性和集成度。

然而，现有的存储器中的晶体管，在形成金属层(M0G)的凹槽进行光刻时深度不好把控，通过刻蚀容易使得漏极/源极与连接到栅极的导电结构之间介质层的厚度过于小，进而使得漏极/源极与栅极容易发生短路，影响半导体结构的性能和良率。

发明内容

有鉴于此，本发明提供了一种半导体结构及其形成方法，可以避免源极/漏极与栅极上导电结构之间短路，由此优化半导体结构的电学性能，提高生产良率。

第一方面，提供一种半导体结构的形成方法，包括：

提供半导体衬底，所述半导体衬底上形成有多个鳍片结构、横跨鳍片结构的金属栅极结构、覆盖所述金属栅极结构的第一介质层以及覆盖所述第一介质层和所述鳍片结构的第二介质层；

刻蚀预定厚度的所述第二介质层露出所述第一介质层；

形成阻挡层覆盖被露出的第一介质层以外的区域；

形成第三介质层覆盖所述第一介质层和所述阻挡层；

刻蚀源/漏区上方的第三介质层、阻挡层和第二介质层以形成多个露出源/漏区的第一凹槽；

刻蚀所述第一凹槽相邻区域的所述第三介质层直至阻挡层和至少部分第一介质层以形成露出所述金属栅极结构的第二凹槽，所述第二凹槽通过所述第三介质层形成的侧壁与所述第一凹槽相互隔离；

分别在所述第一凹槽和第二凹槽中形成第一导电结构和第二导电结构。

优选地，所述预定厚度被设置为使得刻蚀后的第二介质层的顶部低于所述金属栅极结构的顶部。

优选地，所述阻挡层的厚度被设置为使得阻挡层的顶部与所述第一介质层的顶部对齐。

优选地，所述阻挡层的材料的刻蚀率小于所述第一介质层、第二介质层和第三介质层的材料的刻蚀率。

优选地，所述第二介质层和第三介质层的材料为用于形成浅沟槽隔离结构的氧化物；

所述阻挡层的材料包括SiON，SiCO，TiO₂中的一种或多种。

优选地，所述源/漏区包括形成于鳍片结构上部的外延结构。